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以AI 驅動的類比设计遷移
2023年年初，我有機會參加在加州聖荷西舉辦的三星 SAFE 論壇 (SFF)，並在「先進技術與设计基礎設施」議程中發表演講。三星電子副總裁暨设计技術負責人 Sangyun Kim 的技術演講為議程揭開序幕，他巧妙地表達幾個重要技術見解與趨勢，包括FinFET 先進技術與三星技術藍圖、3D IC 與多晶粒(multi-die)整合應用、設
計遷移(migration)解决方案等，可協助客戶快速地利用新思科技最佳化技術來滿足其應用需求。緊接在後是合作伙伴的演講，也就是我參與的部分。
我的演讲以「使用 Synopsys.ai 加速類比與数位设计遷移」為題，著重在三星發表的內容中的一個關鍵主題：類比设计快速遷移的挑戰。演講一開始，我強調幾個從新思科技客戶與合作伙伴那邊得知需要協助的關鍵且重要的問題：
- 將设计快速地遷移至全新製程技術節點，才能跟上產業的持續發展
- 使用多晶片整合，将摩尔定律扩展至&苍产蝉辫;厂测蝉惭辞辞谤别时代
- 透过确保一次到位的晶片快速地进入市场
- 提供高度稳健电子系统，尤其是针对关键任务应用
將设计快速地遷移至全新製程技術節點
正如之"前的文章「加速類比设计遷移」所述，自動化一直是類比设计領域的挑戰，而要實現類比设计遷移自動化更是難上加難。
然而，隨著人工智慧 (artificial intelligence, AI)、機器學習 (machine learning, ML) 與大數據的引進，如今，我們有方法可協助客戶與合作伙伴在目標技術節點中快速地遷移類比设计並予以優化。為了說明新思科技的解决方案，以下是以一個三星晶圓廠的案例研究進行說明。
案例研究：將Bandgap设计從三星 14 奈米節點遷移至三星 5 奈米節點
在這個範例中，设计是採用三星晶圓廠 14 奈米技術的電壓帶隙參考 (voltage bandgap reference, VBGR) 電路，需要將此遷移至三星的 5 奈米節點。
在 5 奈米實作此Bandgap设计通常會涉及以下步驟：
- 擷取或迁移原理图
- 以選定的製程、電壓與溫度corner(PVT corner)為中心的模拟與设计
- 佈局实作，通常要从头开始起草
- 验证當佈局寄生(layout parasitic)與佈局後模拟合併之"後，該设计仍可以正確地執行
假設佈局後模拟失敗，會發生什麼情況？设计與佈局團隊會一直處於實作-萃取-模拟的循環，直到能收斂在最佳點為止。這是一個需要手動處理、重複返工，且耗費大量人力的程序。
以AI驅動的類比设计遷移
當我們審視整個類比设计遷移流程，並瞭解必須盡早將佈局效應納入考量，以作為集中设计與優化步驟的一部分，我們認知到必須開發一個比目前工程師使用的解决方案更加整合的方案，進而能瞭解存在於多個设计參數、PVT corner與測試工作台之"間的複雜相關性，並以多個目標與尺寸來滿足規格要求。我們得到一個結論是當今市場上可使用的現有優化技術並不足以解決並優化如此巨大的设计空間挑戰。
因此，我們建置以AI驅動的全新自動化解决方案，可將原理圖與佈局快速地遷移至全新技術節點，對遷移後的设计進行優化，同時將數百個corner與測試進行優化的佈局效應也納入考量。目的在可以耗費更少反覆重工並投入更少人力的情形下，還能更快達成设计收斂。
讓我們回顧三星的Bandgap设计，並重點介紹 Synopsys Custom Compiler 中適用於類比设计遷移解决方案的三大主要構成要素：
自动原理图迁移：Custom Compiler 中的自動原理圖遷移(automated schematic migration)功能從一次性設定開始，可定義三星 14 奈米製程设计套件 (process design kit, PDK) 與三星 5 奈米 PDK 之"間的裝置與參數匹配(mapping)。來源技術與目標技術之"間的匹配，將針對裝置、參數、分層以及導通孔(via)進行建置。我們使用這個功能來將完整階層能隙原理圖自動遷移至 5 奈米 PDK。
以机器学习為基础的自动佈局迁移：我們的解决方案能夠自動生成 5 奈米的全新佈局，該佈局會與原始 14 奈米设计的佈局相似，同時遵循 5 奈米的设计規則。首先，我們使用 Synopsys IC Validator 執行電路佈局验证 (layout-versus-schematic, LVS)，確保佈局與原理圖之"間能完全匹配。這個步驟重新實現原始 14 奈米设计符合原理圖驅動佈局 (schematic-driven layout, SDL)的要求，而 Custom Compiler 會自動處理參考 14 奈米设计與全新遷移後 5 奈米设计中的連線與裝置匹配。
以AI 驅動的设计優化：將设计遷移至 5 奈米後，我們使用 Synopsys PrimeWave 以 AI為基礎的设计優化解决方案，將设计集中於所有 360 個 PVT corner和數個測試中。
根據设计人員的輸入，選擇一組適用於優化器的裝置與裝置參數來操作，而Bandgap標準將用來作為要達成的目標基礎。可新增遷移後佈局的寄生數據資料，讓優化器將其視為工作的一部分。
结果：设计優化不用花上數天的時間，只需要花費數小時即可完成。
在三小時之"內，所有 360 個 PVT corner的Bandgap设计均能進行優化。周轉時間 (turnaround time, TAT) 的優勢顯而易見：無需花費數天，只要花費數小時就能完成工作，可大幅提升產能並產生卓越的设计結果。
佈局遷移詳情與佈局後验证
Bandgap電路對配對(matching)的要求相當嚴格。我們使用從 14 奈米節點的Bandgap设计中萃取出的遷移原理圖、拓撲與佈局結構，可真正地遷移（而非只是重新生成）到全新 5 奈米節點的佈局。Custom Compiler 可偵測到 FinFET 電晶體、電阻器、電容器組與雙極性裝置的類比佈局與配對模式，並進行「學習」。佈局與繞線引擎經過調校，可「學習」並遵循原始 14 奈米佈局中存在的原始拓撲。新增dummy device、guard ring與tap cell，以符合 5 奈米的设计規則。
作為這次練習的一環，我們將 14 奈米Bandgap设计遷移至 8 奈米節點與 5 奈米節點。從下圖可看到，所有三個佈局中的佈局與佈局拓撲看起來都非常相似。
眾所周知，佈局摆放只佔佈局迁移挑战的一半。那麼所有叁个节点中的绕线迁移又会如何呢？
從上方照片可看到所有三個節點繞線的相似性。將該设计遷移至 5 奈米後，只需進行最低程度的手動整理，设计即可就緒進行签核验证。
該设计具有 LVS 完整性後，即可使用新思科技 StarRC 萃取解决方案 擷取寄生參數，並验证佈局後模拟結果。
总结
在三星 SAFE 論壇上，三星晶圓廠與我們諸多共同客戶均強調擁有设计遷移解决方案的重要性，而類比设计也不例外。
新思科技以AI 驅動的類比设计遷移解决方案由三大要素組成：
- 自动原理图迁移功能
- 以機器學習為基礎的佈局遷移解决方案
- 以AI驅動的设计優化解决方案
新思科技使用全方位遷移解决方案，將Bandgap设计從三星 14 奈米技術遷移至 8奈米，接著遷移至 5 奈米，乃至三星晶圓廠的所有節點。在新思科技PrimeWave 设计環境與所有 360 個PVT corner中使用以AI驅動的優化器，可符合所有设计標準。设计可以佈局後模拟中經過验证，並通過所有签核檢測。此外，新思科技以AI 驅動的類比设计遷移解决方案，可在不同階層以及電晶體、被動元件與其他巨集區塊的混合设计中運作。
感謝三星晶圓廠，讓新思科技有機會可在三星 SAFE 論壇展示新思科技解决方案。