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新思科技与台积公司利用颁辞奥辞厂与滨苍贵翱认证设计流程加速2.5顿/3顿滨颁设计
新思科技3DIC Compiler平台可縮短晶片封裝協同设计實作的设计周轉時間
重点摘要：
- 台積公司認證基於新思科技3DIC Compiler整合平台的CoWoS? 與InFO设计流程。
- 3DIC Compiler可提高先進封裝设计的生產力。
- 與安矽思(Ansys)的晶片封裝協同分析解决方案整合，適用於可靠的签核(signoff)與设计中分析(in-design analysis)。
新思科技近日宣布已与台积公司合作，双方已就採用新思科技 Compiler产物的先進封裝解决方案，提供通過验证的设计流程，可用於以矽晶中介層(silicon interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate，CoWoS?-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated Fan-Out ，InFO-R)设计。3DIC Compiler針對現今複雜多晶片(multi-die)系統所需的封裝设计提供的解决方案，可用於高效能運算 (high-performance computing，HPC)、汽車和行動等應用。
台積公司设计建構管理處資深處長Suk Lee表示：「AI 和 5G 網路等應用對於較高水平整合、較低功耗、較小尺寸以及更快生產速度的需求日益增加，帶動了先進封裝技術的需求。台積公司創新的3DIC技術如CoWoS?和InFO等，讓客戶能透過更強大的功能性和增強的系統效能，以更具競爭力的成本實現創新。我們與新思科技的合作為客戶提供了通過認證的解决方案，從而基於台積公司的 CoWoS?和 InFO 封裝技術進行设计，以實現高生產力及加速完成功能性矽晶片。」
新思科技3DIC Compiler解决方案提供完整的晶片封裝協同设计和分析環境，可在封裝设计出最佳的 2.5D/3D 多晶片系統。該解决方案包含了台積公司设计巨集(design macro)的支援和以高密度中介層(interposer)為基礎、使用CoWoS?技術之"導線(interconnect)的自動繞線(auto-routing)等功能。針對以RDL為基礎的 InFO 设计，則透過自動化的 DRC 感知之"全角度多層訊號和電源/接地繞線(power/ground routing)、電源/接地平面设计和虛擬金屬填充(dummy metal insertion)，以及對台積公司设计巨集的支援，能將時程從數個月縮短至數周。
對CoWoS-S 和 InFO-R 设计來說，晶粒(die)分析需要在封裝環境和整個系統下進行。就设计验证和签核而言，晶粒感知(die-aware)封裝和封裝感知(package-aware)晶粒電源完整性(power integrity)、訊號完整性和熱分析(thermal analysis)皆非常重要。新思科技的3DIC Compiler整合了安矽思(Ansys)晶片封裝協同分析解决方案RedHawk ?系列产物，能滿足此關鍵需求，實現無縫分析(seamless analysis)且能更快速聚合成最佳解决方案。此外，客戶可藉由消除過度设计來實現更小的设计以及達到更高的效能。
新思科技设计事業群系統解决方案資深副總裁Charles Matar說道：「對於想要利用多晶片解决方案设计出新一代产物的客戶，新思科技與台積公司深知其所面臨的设计挑戰，而我們雙方的合作正提供客戶一個最佳的實作途徑。透過在單一的完整平台上提供原生實現(natively implemented)矽中介層和扇出型佈局(fan-out layouts)、物理验证(physical verification)、協同模拟(co-simulation)和分析功能，讓客戶得以因應現今複雜的架構和封裝要求，還能提高生產力並縮短周轉時間(turnaround time)。」
欲知更多訊息，請參考新思科技3DIC Compiler的網頁：
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