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重点摘要：

• 針對台積公司最新5奈米製程技術，經優化的IC Compiler II能藉由高设计運用實現低功耗的目標，讓該製程節點的優勢發揮到最大。
• 新思科技设计平台(Design Platform)的先進實現能力，可支援低電壓運作的先進建模(advanced modeling)。
• HSPICE、CustomSim及FineSim模拟解决方案具備了針對5奈米FinFET裝置的強化電流模拟模型(enhanced circuit simulation modeling)，並可支援Custom Compiler的佈局規則(layout rules)。

(台北訊)新思科技近日宣布，新思科技的设计平台(Design Platform)已獲台積公司最先進5奈米製程技術最新版的先期设计(early design starts)之"認證。藉由與台積公司先期的密切合作，新思科技IC Compiler II佈局繞線解决方案運用新的佈局與合法化(legalization)技術，能將繞線度(routability)與整體设计運用(design utilization)一同達到最佳化。而透過大量的设计技術協同優化(co-optimization)作業，在IC Compiler II的實作中能達成對高密實單元庫(highly compact cell library)的支援，並透過PrimeTime?签核(signoff)及StarRC?萃取(extraction)技術達成有效的ECO收斂。針對台積公司5奈米極紫外光微影(extreme ultraviolet lithography，EUV)製程，在佈署非預設規則(non-default rule)處理與層級優化(layer optimization)的過程中，新的寄生優化(parasitic optimization)機會也會大幅提高，因而產生高度收斂的RTL至GDSII實作解决方案。

新思科技的PrimeTime時序分析及签核解决方案的先進技術，已延伸至整個數位實作平台，有助於實現針對台積公司5奈米製程節點的差異化设计。為了實現能源效率，製程微縮(process scaling)以及採取低電壓是常見的運作方式，但非線性變化會因此增加，而藉由強化PrimeTime的參數晶片內變異(parametric on-chip variation，POCV)分析，能更準確地擷取增加的非線性變化。

台積公司5奈米的認證也包含了支援DRC、LVS及金屬填充(metal fill)的IC Validator實體签核(physical signoff)。台積公司發佈设计規則(design rules)的同時，程序執行檔(runset)也跟著釋出。台積公司與新思科技的深度技術合作關係，有助於實現新的多網格填充強化(poly mesh fill enhancement)、LVS雙重層級萃取(dual-hierarchy extraction)等先進製程的功能。

為了加速客製化與類比/混合信號(analog/mixed-signal，AMS)设计，新思科技的HSPICE?模拟以及CustomSim? 與FineSim? FastSPICE模拟器經過強化處理，以支援台積公司5奈米FinFET製程。結合了CustomSim先進的IR/EM可靠度分析(reliability analysis)能力，該解决方案能加速AMS验证，有助於實現具強大功能的AMS设计。

台積公司设计基礎架構行銷事業部資深協理Suk Lee表示：「我們與新思科技針對5奈米製程技術進行合作，讓客戶能以低電壓進行产物设计，同時維持高效能。為了協助客戶利用5奈米製程技術實現目標PPA，台積公司與新思科技已就廣泛的设计類型(design styles)進行合作，將设计效能推向極致。」

新思科技设计事業群行銷暨業務開發副總裁Michael Jackson說道：「有鑑於5奈米製程技術的規則複雜和技術先進，我們必須進一步提前與台積公司的合作週期。此外，也必須提早和5奈米技術的先期採用客戶接觸。新的製程節點正快速地受到市場矚目，而我們與台積公司的合作關係將確保设计公司在利用新製程節點设计产物時更具信心，同時實現最大的投資報酬率。」

用於台積公司5奈米技術製程先期设计的新思科技设计平台之"技術檔案、程式庫及寄生數據(parasitic data)已可透過台積公司索取。通過台積公司5奈米FinFET製程認證的新思科技设计平台其主要产物及功能如下：

• IC Compiler II 佈局繞線：全自動、支援全著色(full-color)繞線及萃取、能減緩單元足跡收縮(cell footprint shrink)的全新佈局與合法化技術、用以達成高设计運用的先進合法化及腳連接(pin-access)建模，以及藉由通路銅柱(via-pillar)技術的全流程佈署，同時達到效能與裝置產出的最佳化。
  
• PrimeTime签核時序：針對低電壓的先進建模。
• StarRC 签核萃取：針對FinFET裝置擴展的先進建模。
• IC Validator實體签核： 同時開發DRC、 LVS及填充程序執行檔(fill runset)；台積公司發佈设计規則的同一時間，釋出DRC程序執行檔。
• HSPICE、CustomSim 及FineSim 模拟解决方案：具備支援蒙特卡羅法(Monte Carlo)的FinFET裝置建模；為類比、邏輯、高頻率及SRAM设计帶來準確的電路模拟成果。
• Custom Compiler?客製化设计：支援台積公司5奈米製程的新设计規則。
• 狈补苍辞罢颈尘别客製化时序分析：针对嵌入式厂搁础惭及客製化的宏单元(尘补肠谤辞)，提供以转移(迟谤补苍蝉颈迟颈辞苍)為基础的先进笔翱颁痴变异分析，以及强化的讯号完整性分析，其具备经优化的干扰源(补驳驳谤别蝉蝉辞谤)处理能力。
• ESP客製化功能验证：為SRAM及元件庫單元(library cell)的设计，進行電晶體層級(transistor-level)的符號等效性(symbolic equivalence)檢查。
• 颁耻蝉迟辞尘厂颈尘可靠度分析：藉由準确的动态电晶体层级滨搁/贰惭分析，提供先进的贰惭规则支援。

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