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重点摘要：

• 用於台積公司22ULP與22ULL製程的DesignWare Duet Package，可提供能實現完整SoC所需的所有基礎IP元件，包括邏輯庫、记忆体編譯器(memory compilers)與功耗優化套件(power optimization kits)等。
• 用於台積公司22ULP製程的DesignWare HPC 设计套件能為CPU、GPU及DSP處理器核心提升其效能、功耗及晶片面積等表現。
• 針對校正(calibration)、加密鑰(encryption keys)及安全碼儲存等應用，用於台積公司22ULP及22ULL製程的DesignWare OTP NVM IP，在無須額外的光罩層數(mask layer)或製程步驟(process step)之"下，便能支援1Mb 實例(instance)。

 (台北訊) 新思科技(Synopsys)近日宣布與台積公司(TSMC)合作，共同為台積公司22奈米超低功耗(ULP)與22奈米超低漏電(ULL) 製程開發DesignWare? 基礎IP。該基礎IP包含用於台積公司22奈米製程的邏輯庫、嵌入式记忆体以及一次性可編程(one-time programmable，OTP)非揮發性记忆体 (non-volatile memories，NVM)，能協助设计人員大幅降低功耗，同時滿足各式應用的效能需求。DesignWare Duet Package包括了具備面積優化的高速低功耗嵌入式记忆体、使用標準核心氧化物(core oxide)或厚IO 氧化物以實現低漏電率的邏輯庫、记忆体測試與修復能力以及功耗優化套件，能為SoC帶來最佳的結果品質。

DesignWare HPC设计套件內容包括高速、高密度的记忆体實例 (memory instance)和邏輯單元，能協助SoC设计人員進行CPU、GPU 與DSP核心的優化，以達到速度、面積與功耗的最佳平衡。用於台積公司22ULP與22ULL製程的DesignWare OTP NVM IP無須額外的光罩層數或製程步驟，且能以最少的矽足跡(footprint)達到高產出、高安全性及高可靠性。

台積公司台積公司设计基礎架構行銷事業部資深協理Suk Lee表示：「台積公司與新思科技長久的合作成功紀錄，有助於雙方客戶實現SoC在效能、功耗及晶片面積的目標。藉由為台積公司22ULP 與22ULL製程提供DesignWare 基礎IP，新思科技作為業界領導廠商，持續提供通過验证的IP解决方案，協助设计人員減少设计工作量，同時在台積公司最新製程技術中實現设计目標。」

新思科技行銷副總裁John Koeter也表示：「新思科技與台積公司密切合作，歷經多個台積公司製程世代，所提供的高品質基礎IP能協助设计人員滿足SoC在功耗、效能與面積的需求。為台積公司22ULP 與22ULL製程提供DesignWare邏輯庫與嵌入式记忆体IP，能協助设计人員大幅降低目標應用的功耗，並加快产物的上市腳步。」

上市时程

針對台積公司22ULP 與22ULL製程的DesignWare Duet Package與HPC设计套件預計於今年第三季上市。用於22ULP製程的DesignWare OTP NVM IP預計於今年第三季上市，而用於22ULL製程的OTP NVM IP則計畫在明年第一季上市。

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關於DesignWare IP

Synopsys是一家為各種SoC设计者提供高質量和已矽验证的IP解决方案的領先供應商。其豐富的DesignWare IP产物系列包括邏輯庫、嵌入式存儲器、嵌入式測試單元、模拟IP、有線和無線接口IP、安全IP、嵌入式處理器和和子系統。為了加快原型设计、軟體開發和IP與SoC的集成，Synopsys的IP提速計劃還提供IP原型设计工具包、IP軟體開發工具包和滨笔子系统。Synopsys在IP質量中的大量投入、綜合技術支持和健全的IP開發方法學使设计人員降低了集成風險，縮短了产物上市時間。更多關於DesignWare IP的資訊，請至：/designware。

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新思科技是專為開發電子产物及軟體應用的創新公司，也是提供「矽晶到軟體(Silicon to Software?)」解决方案的最佳合作伙伴。身為全球第15大的軟體公司，新思科技長期以來是全球電子设计自動化(EDA)和半導體IP領域的領導者，並發展成為提供軟體品質及安全測試的領導廠商。不論是針對開發先進半導體系統單晶片(SoC)的设计工程師，或正在撰寫應用程式且要求高品質及安全性的軟體開發工程師，新思科技都能提供所需的解决方案，以協助工程師完成創新、高品質並兼具安全性的产物。更多詳情請造訪：。

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