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础滨驱动的设计应用
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云服务器
云数据的增长正在推动位于中心的超大规模数据中心和网络边缘的远程设施的计算密度的增加。计算密度的增加催生了对于更节能 CPU 的需求，以便在满足现有数据中心设施的功耗和散热预算的情况下，提高计算能力。对更节能 CPU 的需求促使新一代服务器 CPU 优化了单位瓦特的性能。
数据量的增加同样也推动了对更快服务器接口的需求，以便在服务器内部和服务器之"间移动数据。在服务器内部移动数据可能是一个重大瓶颈，同时也是导致延迟的主要原因。尽可能地减少数据移动，并在需要时为移动数据提供高带宽、低延迟的接口，是提高云和高性能计算应用程序的性能、减少延迟和功耗的关键。为了提高更好的性能，所有内部服务器接口都正在升级：
? DDR5 接口速率正在向 6400 Mbps 靠拢
? PCIe 接口带宽翻倍，从 16GT/s 的 PCIe 4.0 升级到 32GT/s 的 PCIe 5.0
? Compute Express Link (CXL) 可在 PCIe 电气接口上提供缓存一致性接口，并通过允许多个处理器/加速器高效共享数据和内存，来减少系统中所需的数据移动量
? 采用 NRZ 和 PAM4 编码并支持高速率接口协议的全新高速 56Gbps, 112Gbps SerDes，可实现设备（包括裸片、芯片、加速器和背板）之"间的更快连接
“Compute Express Link 是实现下一代异构计算架构的关键要素，在这种架构下，CPU 和加速器协同工作，提供先进的解决方案。在 Synopsys 等领先 IP 提供商的支持下，我们正在构建一个，这将造福整个行业。”
- Debendra Das Sharma 博士 | Intel 研究员兼 I/O 技术与标准主管
亮点：
- 支持系统性能高达 6400 Mbps 的 DDR 内存接口控制器和 PHY，与计算分流引擎以及网络和存储 I/O 资源共享主内存
- NRZ 和 PAM-4 56G 和 112G 以太网 PHY ，可用于 400G/800G 超大规模数据中心 SoC 和符合 IEEE 标准的可配置控制器
- USR/XSR IP 解决方案，利用每通道可达 112G 的高速 SerDes 架构PHY和支持每引脚 4Gbps 的宽并行总线架构PHY，实现可靠的裸片到裸片连接
- 高性能、低延迟&苍产蝉辫;PCI Express 控制器和 PHY，支持高达 32GT/s 数据速率，满足实时数据连接要求
- CXL IP 构建在经过硅验证的 DesignWare PCI Express 5.0 IP 上，可降低集成风险，并且可以支持持久内存，以类似于 SSD 的容量和成本，提供接近 DRAM 的速度
- 高度集成、基于标准的安全 IP&苍产蝉辫;解决方案可实现超高效的硅设计和超高级别的安全
- 低延迟、采用标准和超低泄露库的嵌入式存储器，为 SoC 提供能效和性能效率的基础
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