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シノプシス、3次元LSI设计ソリューションへの取り組みを発表

シリコン貫通電極やシリコン?インターポーザを用いて複数のダイを積層したLSI设计を実現する
包括的な贰顿础ソリューション

2012年3月26日 カリフォルニア州マウンテンビュー発 - 半導体设计?製造ツールならびにIPの世界的リーダーであるシノプシス（91吃瓜网、Nasdaq上場コード:SNPS）は本日、3次元実装技術を用いて複数のシリコン?ダイを垂直に集積したLSI（3D-IC）の设计を可能にするソリューション戦略を発表した。3D-ICが実現すれば、これまで以上に低消費電力で、より高性能、より小型のエレクトロニクス製品の開発が可能になる。このソリューション戦略の一環として、シノプシスは、半導体開発?製造のリーディング?カンパニー各社と緊密に協業しており、インプリメンテーション?ツールや回路シミュレーション?ツールを始めとする3D-IC向けEDAソリューションを包括的に提供していく。

3D-IC実装技術は、従来のトランジスタ集積技術を補完するテクノロジであり、複数のダイを垂直に積層する（3D）、あるいはシリコン?インターポーザ上に水平に並べる（2.5D）ことによって、より高いトランジスタ集積度を実現するものである。3D-ICは、シリコン貫通電極（TSV：Through-Silicon Via）技術を用いて実現する。TSVは、これまで複数のチップやウェハーを積み重ねる際に使われてきたワイヤ?ボンディング手法に変わる集積技術として注目を集めている。TSVによってダイ間の接続本数が大幅に増加し、1チップの面積増加要因を削減でき、消費電力を低減させることができる。

PPM Associates社　マネージング?ディレクター　Phil Marcoux氏は次のように語っている。「2次元構造でトランジスタの集積度をさらに上げていく手法は現実的ではなくなりつつあり、3次元構造への移行は半導体技術の進化の上で自然な流れとなっています。これは、半導体の性能や低消費電力化、多機能化の意味でも重要な技術です。集積度や動作速度の向上、消費電力や占有面積の削減といった3D-ICのメリットは既に立証されており、业界の共通認識となっていますが、これまでの2D構造半導体から脱却して3D-ICが実用化されるためには、開発期間の短縮、開発リスクや開発コストの削減の面でも3D-ICに分があるという認識が一般に広まる必要があります。シノプシス社からの実績豊富なEDA/IPソリューションの提供が、半導体业界での3D-IC実装技術の実用化に大きく貢献します」

シノプシスの3D-ICソリューションは半導体デバイス?レベルからの対策を起点としている。複数ダイの積層は、熱膨張率が異なる様々なマテリアルを接合して実装される。半導体の動作によって温度が変化した場合、この熱膨張率の差がマテリアルにストレスを与え、シリコンのゆがみを引き起こし、トランジスタの性能に悪影響を与えることになる。さらに、積層に必要となるTSVや微小バンプ、はんだバンプは、それらが形成される場所の周辺部分に常にストレスを与え続ける存在となる。シノプシスのTCADツール Sentaurus Interconnectは、こうした熱/物理効果を解析しダイ間を接合するTSVをモデル化することにより、トランジスタの性能と信頼性を最適化することができる。ファウンドリに代表される半導体製造企業は、このモデリング結果を用いて3D-IC実装に固有のデザインルールを策定し、製造性と信頼性を確保することができるのである。

3D-ICソリューションの一環として、シノプシスは3D-IC设计を可能にする包括的なEDAツール群を提供する。

• テスト容易化设计ツール DFTMAX：積層ダイとTSVのテスト容易化设计
• DesignWare STAR Memory System IP：メモリーのテスト/診断/修正
• 自動配置?配線ツール IC Compiler：TSV、微小バンプ、シリコン?インターポーザのリディストリビューション?レイヤと信号の配線、パワーメッシュの生成、配線チェック
• 寄生容量抽出ツール StarRC Ultra：TSV、微小バンプ、シリコン?インターポーザのリディストリビューション?レイヤと信号の配線メタルの寄生容量抽出
• 回路シミュレータ HSPICEならびにCustomSim：積層ダイの配線解析
• 笔谤颈尘别搁补颈濒：滨搁ドロップとエレクトロ?マイグレーション解析
• フィジカル検証ツール IC Validator：TSVならびに微小バンプのDRC（Design Rule Check）、LVS（Layout vs Schematic）によるダイ間の配線チェック
• カスタム/ミックスドシグナル设计ツール Galaxy Custom Designer：シリコン?インターポーザのリディストリビューション?レイヤと信号の配線、パワーメッシュのマニュアル?エディット。
• 配線ストレス/信頼性解析ツール Sentaurus Interconnect：積層ダイとTSVならびに微小バンプが引き起こす熱/物理ストレスの解析

シノプシス　インプリメンテーション?グループ　ジェネラルマネージャー 兼 上級副社長　Antun Domicは次のように述べている。「近年脚光を浴びている3D-IC実装技術は、システム性能の向上、チップ面積増加要因の削減、消費電力の低減といった点で劇的な改善を目指す设计者に明らかに大きなメリットをもたらします。2.5Dあるいは3DのLSI実装は、既存のプロセス?テクノロジの寿命を延ばす上でも、また特性が大きく異なる様々なプロセス?テクノロジを用いたデザインを1チップに統合する上でも重要な技術であり、様々なアプリケーション分野でムーアの法則に即したトランジスタ集積数の増加ペースの維持に貢献する技術です。当社は、3D-ICソリューションの提供を通じて、複数ダイを積層したLSI设计の効率向上を実現し、より高性能で薄型/低消費電力を求める市場の要求に応える革新的な最先端デザインのより短期間での開発を可能にします」

提供可能时期
シノプシスの3D-ICソリューションは現在ベータ?バーションを提供中であり、一般リリースは2012年（暦年）の第二4半期に提供開始を予定している。この3D-ICソリューションは、2012年3月26～28日に開催されるSynopsys User Group （SNUG） Silicon Valleyで紹介される。