ARCv2凋綜セット?ア`キテクチャISAをベ`スにした念弊旗のHSプロセッサのHS3x、HS4x、DSPHS4xDプロセッサに紗え、仟しいARCv3凋綜セットア`キテクチャISAに児づいた32ビットARC HS5xおよび64ビットHS6xプロセッサがDesignWare? ARC? ARC HSファミリ`に仟u瞳として弖紗されました。すべてのHSプロセッサは、凋綜とデ`タにシングルサイクルでアクセス辛嬬な畜Y栽メモリ`CCMをサポ`トします。
赫堰噛參貧の強恬堀業、中持と継窮薦の恷弌晒をg屬垢覬甞Д廛蹈札奪気蓮△わめて互來嬬であることが箔められる怏みzみ喘余鬚韻没酳併されています。堰皆プロセッサはシングル/デュアル/クアッドコアのコンフィグレ`ションが辛嬬です。
ARC HSプロセッサは、斌喘およびオ`プン?ソ`スのツ`ル、オペレ`ティング?システム、ミドルウェアといった嫌レいエコシステムでサポ`トされています。これらには、ARC Access Programに紗男する匍順をリ`ドするベンダ`のu瞳や、embARC.orgを宥じて戻工される、嫌レい、涙創のオ`プンソ`ス?ソフトウェアが根まれます。
互いパフォ`マンス紳覆駅勣な怏みzみアプリケ`ション喘
?恷癖晒された10ステ`ジ?パイプライン
?L1コヒ`レンシ、L2 恷寄8MB
?紳糞弔淵愁侫肇ΕД⊃k
互パフォ`マンスの怏みzみアプリケ`ション喘ス`パ`スカラ?ア`キテクチャ
?互堀デュアルイシュ`?パイプライン
?フル珂珂雨、40ビットアドレス
?シングルコア、デュアルコア、クアッドコア
デュアルイシュ`、32ビット、シグナルI尖が駅勣な互來嬬Mみzみアプリケ`ション喘のRISC + DSPア`キテクチャ
?RISC + DSPy栽プロセッサ
?150階の禽皆永凋綜g佩
?酒gな禽皆永プログラミングサポ`ト
互來嬬な概墮アプリケ`ションに鬉垢襯妊絅▲襯ぅ轡紿`?プロセッサ
? エラ`奮屎憲催
? シングル/デュアル/クアッド?コアのg廾
ハイエンド怏zアプリケ`ションのための32ビットス`パ`スカラア`キテクチャ
? 32ビットALUとコアレジスタ
? 32ビット∀40ビット麗尖アドレススペ`ス
? 恷寄12コアコヒ`レントクラスタまでスケ`ラブル
ス`パ`スカラ64ビットア`キテクチャは52ビットの麗尖アドレスと64ビット∀襯▲疋譽垢鬟汽櫞`トする
? 64ビットパイプラインとレジスタセット
? 128ビットSIMDによる互業なFPU
? 恷寄12コアコヒ`レントクラスタまでスケ`ラブル
粥檎遺ソフトウェア蝕kプラットフォ`ム
粥檎遺蝕kツ`ルおよびソフトウェア
オプション |
サポ`トされるARC HSプロセッサ |
*鵐廛蹈札奪気呂海了嬬を炎粉醴
粥檎遺プロセッサは皆看遺怏みzみ喘余として永永粥の紳覆鰈邊麩泙飽k屍するよう恷癖晒されています。
粥檎遺プロセッサは互業にコンフィギュラブルであり、プロセッサ?インスタンスごとに來嬬、継窮薦、中持を恷癖晒することが辛嬬です。
ARC Processor EXtensionAPEXテクノロジにより、ユ`ザ`がプロセッサのg廾をカスタマイズ辛嬬