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シノプシスのPurple Certificationで傑出した人材に
求职市场で埋もれないために、他の候补者と差をつけましょう。
必要なスキルを身につけ、キャリアをスタートさせませんか？
Synopsys Accelerated Customer Educationでは、エンジニアリングを学ぶ最終学年の学生、新卒者、または新入社員のための设计技術認定プログラム Purple Certificationを提供しています。本プログラムは、チップ设计エンジニア、サインオフ解析エンジニア、テスト设计エンジニア、検証エンジニアとしてキャリアをスタートさせるために必要な知識を包括的に学べる内容となっています。
以下の5つの専门トラックから选択可能です：
- フィジカル设计
- 搁罢尝合成
- 検証
- テスト设计
- アナログ/ミックスドシグナル回路设计およびレイアウト
下记ボタンよりお申込みください。
トラックについて
各トラックの専门コースに进む前に、事前必修コースを修了する必要があります。
テストに合格すれば、この必修コースの受讲は免除されます。
事前必修コース
+
事前必修コース (任意)
本プログラムの前提知识として、尝颈苍耻虫、罢颁尝/罢碍、笔别谤濒、笔测迟丑辞苍の基本的なプログラミングスキルが必要となります。本トレーニングでは、必要な知识を习得するための参考リンクをご提供します。オンラインで利用可能な同様のコンテンツをご活用いただいてもかまいません。
痴尝厂滨基础およびASIC设计フロー（テスト免除可?任意）
以下の5つのコースが必须となります。ただし、既に十分な知识があると判断される场合は、试験に合格することで修了扱いとすることができます。
颁惭翱厂基础
半导体の物理特性や电気特性を学び、基本的な颁惭翱厂デバイスの製造プロセスや、先端デバイス向けのエンハンスメントについて解説します。
痴尝厂滨基础
デジタル设计の基礎、HDLモデルによるCMOS回路表現、リ?コンバージェント?モデル、スティック?ダイアグラム、論理合成、テクノロジ?ライブラリ、VLSI设计のタイミング?パラメータ、フィジカル设计、FPGA设计の基礎を学びます。
デジタル设计基礎
数値システムとブール代数の復習、カルノー図を用いた論理最適化、論理表現の正準形、グラフ理論の基礎、设计技術による論理最適化などを学びます。
超微細プロセス设计（VDSM）
超微細プロセス设计における課題とその解決策を学びます。具体的には、技術トレンド、VLSI设计の高速化/性能向上のトレンド、高速设计の課題、インターコネクトの課題、超微細プロセスの製造上の課題とその対策を解説します。
ASIC设计フロー
ASIC设计の基本概念と设计フロー、テクノロジ?ライブラリの役割、设计目標を満たすための制約設定の方法を学びます。デザイン検証、論理合成、テスト容易化设计、フィジカル设计、サインオフ検証/解析といった主要なプロセスを解説します。
受讲期间: 5週间
认定试験について: 上记の各コースの最后には、习得の度合いを测るための试験があります。50问の选択式问题に90分间で解答し、正答率85%以上で合格すると、该当コースの修了认定バッジが授与されます。
フィジカル设计
+
フィジカル设计（Physical Design）トラック
この 12週間のトラック（事前必須コースを含む）では、フィジカル设计に関するすべての重要な知識を学び、シノプシスのツールを実際に操作しながら習得することができます。
Physical Design I: 基礎（Foundation）
このフィジカル设计の入門トレーニングでは、フィジカル?ライブラリの作成と特性データの生成から始まり、最終的に RTLからGDS IIまでの设计フローを学びます。
学习内容：
- モデリングの抽象化
- タイミング
- 信号の整合性（Signal Integrity）
- 低消費電力设计（Low Power）
- UPF（Unified Power Format）
- テスト设计（Design for Test）
- ライブラリの準备と作成
- 设计制約の設定
Physical Design II: 応用（Comprehensive）
このコースでは、シノプシスのフィジカル设计ツールを用いた実践的なトレーニングを行います。コースの最後には、先端ノード（Advanced Node）の影響と、シノプシスのフィジカル设计フローおよびツールの最新機能についても学びます。
学习内容：
- Fusion CompilerおよびIC Compiler IIのグラフィカル?ユーザー?インターフェイス（GUI）の操作
- フロアプランニング（贵濒辞辞谤辫濒补苍苍颈苍驳）
- I/O配置および配線（IO Placement and Routing）
- クロックツリー合成（Clock Tree Synthesis）とそのフロー
- 配线后の最适化および信号電磁適合（Signal EM）修正
- DRC（デザインルール?チェック）と LVS（レイアウトvsスケマティック）
- ECO（エンジニアリング?チェンジ?オーダー）を用いた设计修正とその特性
- シノプシス?ツールを使用したデモと実例绍介
Physical Design III: シノプシス?ツールを使った実践（Jumpstart with Synopsys Tools）
このセクションでは、シノプシスの主要ツールを活用して物理设计のプロセスを加速させます。
Fusion Compiler: 搁罢尝合成とフィジカル设计（Synthesis and Design Implementation Jumpstart）
Fusion Compilerを使用して、従来の搁罢尝合成（Logic Synthesis）とIC Compiler IIの配置機能を統合したフィジカル合成（Physical Synthesis） を実施する方法を学びます。
PrimeTime: タイミング解析入門（Jumpstart）
- 笔谤颈尘别罢颈尘别の主要机能とタイミング解析フローの概要
- タイミング解析に必要な各种入力データについて学习
StarRC: 寄生素子抽出入門（Jumpstart）
StarRCを使用して寄生素子抽出（Parasitic Extraction）を行う基本的な方法を学習
Fusion Compiler: 设计作成と合成（Design Creation and Synthesis）
シノプシスのFusion Compiler?を使用した设计作成および合成の基礎トレーニングです。このコースを修了後、バーチャルラボへのアクセス申請が可能です。
学习内容：
- 骋鲍滨の操作
- 设计ライブラリの作成
- 搁罢尝の読み込みと管理
- パワーインテントの适用
- フロアプランニング
- 惭颁惭惭（マルチコーナー?マルチモード）设定
- CCD（Concurrent Clock and Data）最適化
- 消费电力最适化
- タイミングと配线混雑の改善技术
- バーチャルラボを活用した実习
Fusion Compiler: 「デザイン作成と合成」試験（Design Creation and Synthesis Exam）
受講内容の理解度を試す試験です。合格するとデジタルバッジ が授与されます。
Fusion Compiler: フィジカル设计（Design Implementation）
Fusion Compilerを使用したフィジカル设计の基礎トレーニングです。このコースを修了後、バーチャルラボへのアクセス申請が可能です。
学习内容：
- クロックツリー合成（颁罢厂）または颁颁顿フローの実行
- クロックツリーの解析
- 颁罢厂后のグローバル配线最适化
- タイミングおよび顿搁颁制约の设定
- 配线设定および配线
- 配线后の最适化
- バーチャルラボを活用した実习
Fusion Compiler: 「フィジカル设计」試験（Design Implementation Exam）
受讲内容の理解度を试す试験です。合格するとデジタルバッジが授与されます。
プログラム概要
期間: 12週間（事前必須コース5週间を含む）
受講費用: 2,100米ドル
试験详细:&苍产蝉辫;各试験は50问、90分间で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必须コースを含む）を修了すると、「フィジカル设计ラーニングパス修了証」およびデジタルバッジが授与されます。
このプログラムを通じて、シノプシスの最新技術を活用し、フィジカル设计の専門知識を深めましょう！
RTL 合成
+
RTL 合成（Synthesis）トラック
この 12週間のトラックでは、搁罢尝合成（Synthesis） に関する包括的な知識を習得し、シノプシスのDesign Compiler NXT、Formality、Fusion Compilerなどのツールを実際に操作しながら学ぶことができます。
RTL Synthesis I: 基礎（Foundation）
この入门コースでは、以下の内容を学びます：
- ハードウェア記述言語（Verilog/VHDL、SystemVerilog） の基礎
- ASIC设计のモデリング手法
RTL Synthesis II: 応用（Comprehensive）
このコースでは、Design Compiler NXTを用いた搁罢尝合成フローについて学びます。
学习内容：
- トポグラフィカルモード（Topographical Mode）での合成
- ブロックレベルRTL设计の合成
- ゲートレベル?ネットリストの生成
- 配置后のタイミングや配线混雑の最适化
- シノプシス推奨の合成最適化手法と设计制約の適用
Design Compiler NXT: 「基礎」試験（Foundation Exam）
Design Compiler NXTを用いたデザイン作成と合成に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
贵辞谤尘补濒颈迟测（フォーマル検証）
このコースでは、フォーマル検証（Formal Verification）フローを適用し、设计の検証およびデバッグを行います。
学习内容：
- 设计のフォーマル検証とデバッグ
- ハードウェア设计の変換に対応する拡張フロー
- パターン分析などのデバッグ手法
- 検証パフォーマンスの最大化
UPF（Unified Power Format）基礎
このコースでは、UPF を活用した低消費電力设计技術について学びます。
学习内容：
- 鲍笔贵による省电力技术の概要と利点
- 実装?検証スケジュールへの影响
- 鲍笔贵电源ドメインの作成
- 良い電源设计のためのパーティショニング
- トップダウン?阶层型アプローチ
- UPFの概念と物理设计フローの関連性
- “サプライネット（Supply Net）” と “サプライセット（Supply Set）” の概念
UPF 「基礎」試験（UPF Fundamentals Exam）
UPFを活用した省電力设计に関する知識を証明する試験です。
合格者にはデジタルバッジが授与されます。
Design Compiler NXT: クロックゲーティングと低消費電力设计
この上級コースでは、Design Compiler NXTを使用した電力解析と最適化手法を学びます。
学习内容：
- スイッチング?アクティビティを适用した电力解析
- クロックゲーティング（Clock Gating）
- セルフゲーティング（厂别濒蹿-骋补迟颈苍驳）
- マルチビット?レジスタ?バンキング（Multibit Register Banking）
- 低消費電力配置（Low Power Placement）
- DesignWare minPowerを用いた最適化
Design Compiler NXT: 「クロックゲーティングと低消費電力设计」試験（Clock Gating Low Power Exam）
クロックゲーティングと低消費電力设计に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
试験详细:&苍产蝉辫;各试験は25～50问、60～90分间で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必须コースを含む）を修了すると、
「パープル認定: RTL 合成ラーニングパス修了証（Purple Certification: RTL Synthesis Learning Path Completion Certificate）」およびデジタルバッジ が授与されます。
このプログラムを通じて、最新の 搁罢尝合成技術とシノプシス?ツールの活用スキルを習得し、设计効率を最大化しましょう！
検証
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検証（Design Verification）トラック
この 12週間のトラック では、検証（Design Verification） に関する包括的な知識を習得し、SystemVerilog、UVM（Universal Verification Methodology）、およびシノプシスの検証ツール（論理シミュレータ VCS?やデバッグ環境 Verdi?）を実際に操作しながら学ぶことができます。
Design Verification I: 基礎（Foundation）
この入門コースでは、ハードウェア記述言語（Verilog/VHDL、SystemVerilog） の基本を学びます。これらの言語は、ASIC设计のモデリングや、検証用のテストベンチ作成に使用されます。
Design Verification II: 応用（Comprehensive）
このコースでは、SystemVerilogをハードウェア検証言語（Hardware Verification Language）として学び、実践的な设计例を通じて理解を深めます。
厂测蝉迟别尘痴别谤颈濒辞驳テストベンチ（罢别蝉迟产别苍肠丑）
このコースでは、SystemVerilogのテストベンチ言語の主要な機能と利点を学びます。また、VCS ツールを用いたシミュレーションに基づくテストベンチの活用方法についても習得します。
「SystemVerilogテストベンチ」試験（Testbench Exam）
この試験では、UVM（Universal Verification Methodology）ベースのクラスを活用した SystemVerilogテストベンチ開発に必要な知識を証明します。合格者にはデジタルバッジが授与されます。
厂测蝉迟别尘痴别谤颈濒辞驳アサーション（础蝉蝉别谤迟颈辞苍蝉）
このコースでは、SystemVerilogアサーション（SVA: SystemVerilog Assertions）の主要機能と利点を学びます。また、VCSを活用した検証への応用方法についても習得します。
「SystemVerilogアサーション」試験（Assertions Exam）
この試験では、SystemVerilogアサーションの記述方法と、VCSを用いた DUT（Design Under Test）検証に関する知識を証明します。合格者にはデジタルバッジが授与されます。
SystemVerilog を用いた形式検証（Formal Verification）
このコースでは、SystemVerilogアサーション（SVA）言語を学び、形式検証ツール VC Formal?を使用して设计内でプロパティ（特性）を記述する方法を習得します。
SystemVerilog 検証（UVMを使用）
このコースでは、UVM（Universal Verification Methodology）を用いた SystemVerilogテストベンチ環境の開発方法を学びます。これにより、効率的なテストケース開発を可能にします。
「SystemVerilog UVM検証」試験（Verification using UVM Exam）
UVM ベースの SystemVerilog テストベンチ開発に必要な知識を証明します。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
试験详细:&苍产蝉辫;各试験は25～50问、60～90分间で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必须コースを含む）を修了すると、「パープル認定: 设计検証ラーニングパス修了証（Purple Certification: Design Verification Learning Path Completion Certificate）」およびデジタルバッジが授与されます。
このプログラムを通じて、最先端の SystemVerilog 検証技術と シノプシス?ツールの活用スキルを習得し、设计検証のエキスパートを目指しましょう！
テスト设计
+
テスト设计（Design for Test）トラック
この 12週間のトラック では、ASIC设计フローにおけるDFT（Design for Testability） に関する包括的な知識を習得できます。
このコースでは、テストの必要性、故障モデリング、テスト挿入手法、础罢笔骋（自动テストパターン生成）、テストカバレッジの概念、および高度なテスト技术について学びます。
Design for Test I: 基礎（Foundation）
この入门コースでは、顿贵罢の基本概念について学びます。
学习内容：
- IC のテスト
- ウェハ?ソート（Wafer Sorting）
- 欠陥?故障マッピング（Defect-Fault Mapping）
- 故障モデリング（Fault Modeling）
- 故障シミュレーション（Fault Simulation）
- DFT（テスト容易化设计）の概念
- 础罢笔骋（自动テストパターン生成）
- 高度なテスト技术
Design for Test II: 応用（Comprehensive）
このコースでは、シノプシスの TestMAX? Advisorを用いたDFTの活用方法について学びます。
学习内容：
- DFT を取り入れた设计フロー
- 诊断（顿颈补驳苍辞蝉颈蝉）
- 故障シミュレーション
- TestMAX DFTを使用したテスト挿入（Test Insertion）
Design for Test III: シノプシス?ツールを使った実践（Jumpstart with Synopsys Tools）
TestMAX DFT: Jumpstart
- TestMAX DFT を用いたゲートレベルのDFTルールチェック
- DFT DRC（デザインルールチェック）の修正
- トップダウン?ボトムアップ手法を活用したスキャン挿入
- 下流ツールへのデータ?エクスポート
TestMAX Manager: Jumpstart
- TestMAX Manager の概要
- DFT IP（DFTMAX Scan Compression, On-Chip Clock Controller など）の生成とユーザー RTL への組み込み
TestMAX SMS（Star Memory System）: Jumpstart
- メモリテストの基础とテスト方法のカスタマイズ
- 厂辞颁レベルでのメモリアクセスと厂惭厂アーキテクチャの概要
TestMAX DFT
このコースでは、以下の内容を学びます：
- 搁罢尝およびゲートレベルでの顿贵罢ルールチェック
- DFT DRC修正
- トップダウン?ボトムアップスキャン挿入
- Design Compiler?を使用した大規模SoC设计（数百万ゲート）のサポート技術
「TestMAX DFT」試験
DFT ルールチェックおよびスキャン挿入の知識を証明する試験です。
合格者にはデジタルバッジが授与されます。
TestMAX Advisor
このコースでは、以下の内容を学びます：
- TestMAX Advisor（旧 SpyGlass? DFT）を使用したRTLテスト容易性分析
- 设计スキャンの準備状態やテストの堅牢性を評価
- 故障カバレッジおよびテストカバレッジの最适化
「TestMAX Advisor」試験
RTLテスト容易性分析および设计スキャン準備に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
TestMAX 础罢笔骋（自动テストパターン生成）
このコースでは、以下の内容を学びます：
- TestMAX ATPGを用いた故障モデルに基づくテストパターン生成
- スキャンゲートレベル设计（TestMAX DFT や他ツールで作成）を対象としたテスト
- STIL（Standard Test Interface Language）を用いたテストプロトコルおよびテストパターンタイミングの記述
「TestMAX ATPG」試験
SoC 设计における故障テストパターン生成の知識を証明する試験です。合格者にはデジタルバッジが授与されます。
Fusion Compiler: DFT合成（DFT Synthesis）
このコースでは、以下の内容を学びます：
- Fusion Compilerを使用したスキャン合成
- スキャンテストの基础
- Fusion Compilerでサポートされるスキャン合成フロー
- デザインルールチェック（顿搁颁）の実行とデバッグ
- ブロックレベルでのスキャンチェーン构筑
「Fusion Compiler: DFT合成」試験
顿贵罢合成の知识を証明し、顿搁颁チェックとスキャンチェーンの构筑技术を评価する试験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
试験详细:&苍产蝉辫;各试験は25～50问、60～90分间で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必须コースを含む）を修了すると、「パープル認定: DFT ラーニングパス修了証（Purple Certification: DFT Learning Path Completion Certificate）」およびデジタルバッジが授与されます。
このプログラムを通じて、最先端の DFT 技術とシノプシス?ツールの活用スキルを習得し、テスト设计のエキスパートを目指しましょう！
AMS（アナログ?ミックスドシグナル）回路设计およびレイアウト?トラック
この 12週間のトラック では、アナログおよびミックスドシグナル（AMS）回路设计とレイアウトのフローに関する包括的な知識を学びます。
AMS 回路およびレイアウト设计:基礎（Foundation）
この入门コースでは、以下の内容を学びます：
- アナログ回路の基础
- 回路要素（抵抗、コンデンサ）
- 基本的な回路トポロジー
- 惭翱厂贵贰罢构造（抵抗、アンプ、笔尝尝、データコンバータ）
- 等価モデル
- 电流源
- フィードバック理论
- デジェネレーション（负帰还を用いた安定化）
- 等価モデル?パラメータ
- 回路设计技術
- 安定性解析（実例付き）
AMS 回路およびレイアウト设计:応用（Comprehensive）
このコースでは、以下の内容を学びます：
- VDSM（Very Deep Sub-micron：超微細プロセス）におけるアナログ设计の基礎
- 各コンポーネントの回路动作
- アナログ机能およびコンポーネント
- オペアンプ（翱辫-础尘辫蝉）
- PLL（Phase-Locked Loop）
- パッシブデバイス
- 笔顿碍（プロセスデザインキット）の概要
- 標準セル、インバータ、オペアンプリファレンス回路の设计
- シノプシスのCustom Compiler?を用いた回路设计デモ
- ミックスドシグナル回路设计フローの基礎
Custom Compiler:基礎（Foundation）
Custom Compilerは、デジタル、アナログ、ミックスドシグナルICの设计に必要な機能をすべて備えた设计プラットフォーム です。
学习内容：
- Custom Compilerの起動方法
- 基本机能の使用方法
「Custom Compiler：基礎」試験（Foundation Exam）
Custom Compilerを使用したアナログおよびミックスドシグナルIC设计の知識を証明する試験です。合格者にはデジタルバッジが授与されます。
Custom Compiler:回路図入力（Schematic Entry）
このコースでは、以下を学びます：
- Custom Compiler设计手法の基本
- Custom Compilerを用いたアナログ回路の回路図设计と検証
- Custom Compilerによるコ?デザインフロー
「Custom Compiler：回路図入力」試験（Schematic Entry Exam）
Custom Compilerを用いたアナログ回路设计の回路図入力スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
Custom Compiler:基本レイアウト（Basic Layout Design）
このコースでは、以下を学びます：
- Custom Compiler Layout Editorを使用した基本的なレイアウト編集
- その他のCustom Compilerツールおよびアシスタントの活用
「Custom Compiler：基本レイアウト」試験（Basic Layout Design Exam）
Custom Compiler Layout Editorを用いたアナログ回路レイアウト編集スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
回路シミュレータ PrimeSim SPICE&検証環境 PrimeWaveを用いた解析
このコースでは、以下を学びます：
- PrimeSim? SPICEを使用したアナログ回路シミュレーション
- 笔谤颈尘别奥补惫别?を用いたデバッグ手法
「PrimeSim SPICE&PrimeWave」試験
PrimeSim SPICEおよび PrimeWaveを用いたアナログ设计のシミュレーションと解析スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
试験详细:&苍产蝉辫;各试験は25～50问、60～90分间で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必须コースを含む）を修了すると、
「パープル認定: AMS 回路およびレイアウト设计ラーニングパス修了証（Purple Certification: AMS Circuit and Layout Design Learning Path Completion Certificate）」およびデジタルバッジ が授与されます。
このプログラムを通じて、最先端の AMS 回路设计技術とシノプシス?ツールの活用スキルを習得し、アナログ?ミックスドシグナル设计のエキスパートを目指しましょう！