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础滨驱动的设计应用
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Formality
可验证由 Design Compiler 综合的高难度设计
Formality? 是一款等效性检查 (EC) 解决方案，该解决方案使用形式静态技术来确定某一设计的两个版本之"间是否具有等效功能。 当今的设计规模大、复杂度高，同时面临时序、面积、功耗和进度等诸多挑战，要求全新、先进的综合优化必须可被完全验证。Formality 支持所有 DC Ultra 和 Design Compiler Graphical 的优化，因此可提供完全可验证的理想结果质量。Formality 支持对上电和断电状态、多电压、多电源和门控时钟设计进行验证。
Formality 新增创新的匹配和验证技术，能够高效地指导设计人员实现功能性 ECO，并把对设计的影响降到更低，而且还能在几分钟内对有着数百万例化单元的设计验证其 ECO 的正确性。这些功能有助于设计者在设计周期后期缩短一半用于完成 ECO 的时间，并获得费时更短且更具有可预测性的进度。
Formality 的易于使用且基于流程的图形化用户界面和自动设置模式有助于用户（即使是新用户）在更短的时间内成功完成验证。
优势
- 与 DC Ultra/Design Compiler Graphical 完美匹配 — 支持所有默认优化
- 直观且基于流程的图形化用户界面
- 可验证低功耗设计，包括上电和断电状态
- Formality 中添加了 ECO 实现辅助、 快速 ECO 验证和高级调试等功能
- 自动设置模式可以减少因设置信息不正确或者缺失而导致的“假故障”
- 多核验证提升性能
- 自动化的指导提高了与 DC Ultra/Design Compiler Graphical 配合的形式验证的完成度
- 采用 ESP 技术时可验证全定制设计和存储器设计
贵辞谤尘补濒颈迟测：领先的全面的等效性检查解决方案
Formality 可以让经 DC Ultra 综合得到的设计更好地完成形式验证，DC Ultra/Design Compiler Graphical 采用拓扑技术，实现了与版图后时序、面积和功耗结果间准确的相关性，并提供重定时、反相和取消逻辑层次等高级优化功能。Formality 也完全兼容 Design Compiler Graphical，可用于预测和缓解路由拥塞。设计人员不再需要禁用 Design Compiler 强大的优化功能来通过等效性检查。DC Ultra/Design Compiler? Graphical 与 Formality 相结合，提供可完全验证的理想结果质量 (QoR)。
