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础滨驱动的设计应用
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IC Compiler II
布局布线领域的领导者
IC Compiler? II 是行业领先的布局布线解决方案，可以让所有市场垂直领域中采用各类工艺技术的新一代设计获得卓越的结果质量 (QoR)，同时达到前所未有的工作效率。IC Compiler II 包括扁平化和层次化设计规划的创新、早期设计探索、拥塞感知布局和优化、时钟树综合、先进节点布线收敛、制造符合性和签核 (signoff) 收敛。
实现设计收敛的快捷路径
IC Compiler II 经过专门构建，旨在消除前沿设计面临的性能、功耗、面积 (PPA) 和上市时间等紧迫压力。其中的主要技术包括一个普遍的并行优化框架、多目标全局布局、布线驱动的布局优化、全流程基于 Arc 的并发时钟和数据优化、总功耗优化、多重图形和 FinFET 感知流程，以及为实现快速可预测性设计收敛的机器学习 (ML) 驱动的优化。先进融合技术提供签核电压降驱动优化、IC Compiler II 中的 PrimeTime? 延迟计算、基于穷举路径的分析 (PBA) 以及为实现无与伦比的 QoR 和设计收敛而在布局布线工具内进行的签核 ECO。
优势
工作效率
- 支持超过 5 亿个标准单元实例的最高容量解决方案，具有可扩展的紧凑数据模型
- 全套设计规划功能，包括透明层次化优化
- 开箱即用的简单参考方法，便于完成设置
- 适合所有主要流程步骤的多线程和分布式计算
- 直接使用 PrimeTime 延迟计算的金牌签核准确性
PPA
- 统一 TNS 驱动的优化框架
- 布线拥塞、时序和功耗驱动的逻辑再综合
- IEEE 1801 UPF/多电压支持
- 基于 Arc 的并发时钟和数据优化
- 全局最小值驱动总功耗优化&苍产蝉辫;
先进节点
- 多重图形和 FinFET 感知设计流程
- 新一代先进二维布局和合规化
- 布线层驱动优化、自动 NDR 和过孔支柱优化
- 机器学习驱动的布线拥塞预测和 DRC 收敛
- 针对先进工艺节点的高级别的晶圆代工厂支持和认证
- IC Validator 支持签核驱动的 DRC 验证和修复环路