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晶粒间连接专用并行 PHY IP

Synopsys 高级产物营销经理 Manuel Mota

介绍

随着半导体行业的不断发展,新产物能够以相近的成本和功耗预算,在同一个片上系统 (SoC) 支持更多功能。这一技术的核心在于新型 SoC 设计工程师的才智以及实现这些 SoC 的先进工艺技术。摩尔定律准确预测和描述了该技术自 1965 年产生以来的发展历程。MOSFET 晶体管的小型化继续升级,最小间距已从 10 微米缩小至如今的 5 纳米及以下,在经济和技术上提供了可行性,使得更大、更强的 SoC 能够将所有必要功能集成到同一晶粒中。然而,由于先进的 FinFET 工艺(包括 7 纳米及以下工艺)中的掩模制造成本较高导致此类 SoC 设计的成本也变得越来越高。此外,这些用于超大规模数据中心、AI 和网络应用的 SoC 的尺寸太大,致使制造中良率降至非常低的水平,从而进一步影响 SoC 的可行性以及可靠性。

业界通过将 SoC 拆分为多个晶粒后组装到同一个多芯片模块 (MCM) 中来应对这些挑战。图 1 展示了这一方法的几种优势:

  • 将晶粒拆分为多个均质晶粒(每个晶粒的功能均相同)可缩小单个晶粒的尺寸,提高制造良率并提供更大的产物灵活性。
  • 集成异构晶粒后,可以实现成本优化的工艺技术。例如,模拟和射频功能没有利用流程扩展的优势,所以在较旧的节点实现会更加高效。

图 1:MCM 中晶粒间连接的两大逐步融合的趋势

为了实现这种方法,晶粒间连接必须具有以下主要特征:

  • 传输的每比特都具有很高的能效
  • 低延迟性可减轻按照功能拆分晶粒后性能的影响
  • 链路可靠性(比特错误率)
  • 带宽效率或为传输给定数据速率而分配的晶粒外缘数量

上一期 DesignWare? 技术公告中的这篇名为选择合适的 IP 实现晶粒间连接的文章,介绍了基于 SerDes 的晶粒间 PHY 架构。本文描述了并行晶粒间 PHY 架构。

封装技术

支持 MCM 实现的封装技术通过诸多途径得以发展:

  • 采用有机基板可在晶粒之"间实现低成本、低密度布线,但每个晶粒只配备有限数量的 I/O
  • 硅中介层和硅桥具有精细的间距,能够在晶粒之"间实现非常高密度的布线,并且每个晶粒都拥有大量 I/O,但是这样的结构更加复杂且成本会更高
  • 基于再分配层 (RDL) 或晶圆堆栈 (WoW) 技术的扇出封装保证达到最优权衡,在降低成本和复杂性的同时,在晶粒之"间实现高密度布线,而且每个晶粒都具备大量 I/O

在链路之"间可以稳定地维持多大的数据速率,全部取决于制作晶粒间走线的材料(基板、RDL、硅)及其间距。硅中介层只能为每个通道维持较低的数据速率,每通道不超过 6-8 吉比特每秒 (Gbps),因而不适合使用高速 SerDes 晶粒间链路。

并行晶粒间 PHY 架构

并行晶粒间 PHY 架构解决了在硅中介层布设晶粒间链路的难题。该架构通过高密度布线获得大量简单的低速 I/O,能够有效地实现所需的高聚合带宽。和高带宽存储器 (HBM) 接口相似,晶粒间的并行链路最多可聚合 1000 个引脚,每个引脚以几 Gbps 的速率传输数据。例如,如果每个引脚可以单向达到 4Gbps 的数据速率,则 PHY 需要 500 个发送引脚和 500 个接收引脚才能实现每秒两个兆位的总聚合带宽(双向 2Tbps)。

为保证并行晶粒间 PHY 有效,需要遵守以下重要原则:

简单且可扩展

鉴于并行链路需要大量信号引脚,每个驱动器和接收器都必需依靠简单的架构,才能显著节约能源和面积。它们利用延迟锁定环 (DLL) 支持的相位校准装置,替换复杂的时钟数据恢复 (CDR),实现时钟转发技术,从而降低接收 (RX) 端数据恢复架构的复杂性。在发送 (TX) 端,还可以利用短信道和低数据传输速率简化均衡和训练。

如果将 TX 和 RX 数据引脚分成小组,每个小组内部都共用一个公共电路(以提高功耗和面积效率)并包含其运行所需的所有电路,还能进一步简化架构。这些小组称为“信道”。

只要将合适的信道数量组合起来,就可以实现所需的带宽 (BW),从而扩展 PHY,进而高效支持具有不同带宽的链路。

利用这些技术可以实现小于 1 皮焦/比特的能效范围。

外缘效率

利用单端信号传输可最大限度地提高外缘效率,从而将基板上的引脚和走线数量减少一半。

单端信令原本就比差分信令更容易遭受串扰影响,但是这种信号的数据速率相对较低且电压摆幅较大,因而缓解了噪声和串扰问题。即便如此,还是应该彻底验证整个互连总线设计(包括 TX 和 RX 驱动器,以及接收器和中介层走线)是否存在串扰,保证连接鲁棒性。

稳定性

并行晶粒间接口带有数千条间距精细的走线,因而易受硅制造工艺中掺入的杂质影响,从而可能对链路和 MCM 的良率造成灾难性的影响。

为了实现良率最大化,并行晶粒间 PHY 加入了按信道分配的冗余通道、通道测试功能,以及将确定为不良的通道中的信号变向发送到冗余通道的电路,如图 2 所示。这样就可能修复链路并实现良率最大化。

图 2:冗余链路可最大化良率并支持变向发送故障链路

 

易测性

晶粒间 PHY 还应纳入其自行测试功能。通过快速自测,PHY 无需外部测试设备即可对隔离的晶粒和链路进行生产测试。内置自测 (BIST) 功能包括:

  • 晶粒和跨晶粒测试的环回模式(图 3)
  • 配备向量生成和匹配功能的 BIST
  • 眼图功能
  • DLL BIST、边界扫描、MUX 扫描、自动测试向量生成 (ATPG) 和片上时钟 (OCC)
  • 适合 SoC 测试结构的标准接口(例如:IEEE1500、IEEE1838、JTAG)

图 3:环回模式支持 PHY、晶粒和跨晶粒测试

 

成就设计

跨越硅中介层的晶粒间链路的性能取决于 PHY 与中介层本身之"间的紧密交互。为了确保实现成功的设计,必须彻底验证晶粒间链路并使用全面的测试平台,测试平台包括中介层信道和功率分配模型以及 PHY,以捕获包含所有交互的完整链路。

总结

功能数量和尺寸种类的日益增加迫使设计人员将用于超大规模数据中心、AI 和网络应用的 SoC 拆分为较小的晶粒,从而产生了对可靠的晶粒间 PHY IP 解决方案的需求。但是,设计人员可以根据不同的封装技术,在多种 PHY 选项中进行选择,而每种选项都有自己的特征和优势。Synopsys 供应一系列晶粒间 PHY&苍产蝉辫;滨笔,包括&苍产蝉辫;高带宽互联 (HBI+) 和基于 SerDes 的 USR/XSR。HBI PHY 实现了并行架构,适合采用了基于硅中介层的 MCM 封装技术的应用。HBI PHY 还能够兼容 ABI 标准。Synopsys 基于 SerDes 的 PHY 支持每通道 112G 的 USR/XSR 晶粒间连接,适合采用了 InFO(集成扇出)有机基板的封装技术。