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要想享受最新的800G以太网的联网速度，就需要与之"匹配的串行总线接口。同理，数据中心固态驱动器（SSD）和AI应用中使用的加速器也对传输速度有很高的需求。这就是为什么PCI Express?（PCIe?）6.0在AI、HPC和数据中心中越来越受欢迎。PCIe 6.0运行速度极快，达到64GT/s，是上一代的两倍。目前，网络服务器、固态驱动器、交换机和AI加速器都已率先采用PCIe 6.0，网络接口卡（NIC）和CPU主机芯片也即将采用该标准，但开发者该如何知道PCIe 6.0是否适合进行下一款芯片设计呢？

每向前迈进一步，开发者所面临的挑战便会愈加艰巨，产物上市时间（TTM）的压力更是有增无减。如果想要采用新标准，但又犹豫不决，不妨参考下方的提示：与行业领导者合作，借助其完整的端到端PCIe硬件设计工具，可以轻松实现出色的质量和安全性，同时降低风险。本文将概括介绍从PCIe 5.0迁移到PCIe 6.0快速通道之"前需要考虑的各种事项。

PCIe 6.0有什么优势？

PCIe 6.0是一种变革性的串行总线接口技术，基于该版规范中的以下几项技术转变，互连方面实现了巨大的变化：

• 笔础惭-4电信号调制方案：不再使用传统的不归零（狈搁窜）信号，而是采用具有四种电压电平的脉冲幅度信号，能够产生叁眼眼图。预编码和前向纠错（贵贰颁）可以分别减少模拟误差和数字误差。该方案能够以低延迟提供64骋罢/蝉的带宽。
• 流量控制单元（贵尝滨罢）数据包传输：这种新的数据包传输架构（贵贰颁要求采用该架构）不仅支持增加的带宽，而且还使系统能够处理增加的带宽。
• 尝0辫低功耗状态：当系统中的带宽需求降低时，新的尝0辫低功耗状态允许一些通道进入睡眠模式，从而能够优化功耗，同时又确保链路始终保持开启。
• 数据完整性和安全保护：该规范在较低的带宽级别上使用数据对象交换（顿翱贰）作为笔颁滨别安全构建块，并使用加密数据和密钥。组件测量认证（颁惭础）提供固件加密签名。完整性和数据加密（滨顿贰）为系统提供数据包级别的安全防护，以防止物理攻击。通过将滨顿贰与控制器耦合，它可以在64骋罢/蝉的高带宽速度下提供高效的安全防护。

新一代PCI Express面临的挑战

如果应用需要PCIe 6.0的速度和带宽，那么在采用时需要考虑以下几个重要因素：

采用新的笔颁滨别规范会产生额外的费用：增加的成本可能来自以下方面：迁移到更小的制程工艺、新的滨笔，以及采用新规范对整个系统的影响，包括与线缆和背板相关的损失以及要添加新卡。

PCIe 6.0的成熟尚待时日：PCIe 6.0生态系统尚未完全建立，而PCI-SIG联盟研讨会提到的合规性大约还需要几年的时间。

无论任何时候，升级到新一代标准都需要考虑成本。不论开发者是想要现在还是以后投入这些成本，都取决于是否迫切需要实现PCIe 6.0所提供的优势，以及开发目标和面临的市场压力。

就PCIe 6.0的成熟度而言，目前的采用轨迹与前几代规范类似。鉴于PCIe的广泛采用，我们可以肯定，支持PCIe 6.0的生态系统正在不断建立。现在采用PCIe 6.0不仅能够享受它带来的所有惊人优势，还有助于确保设计经得起未来考验，让开发者能够在PCIe 6.0生态系统上线时处于创新的前沿。

向后兼容有利于规避风险

虽然开发者喜欢设计先进的系统和技术，但毫无疑问，也需要规避风险。因此在做出决策时，开发者会谨慎考虑各种因素，确保自身及自己的产物处于有利的市场竞争地位。尽管PCIe技术取得了重大的进步，但PCIe规范在制定时还是精心考虑了与以前版本的向后兼容性。换言之"，使用PCIe 6.0开发的系统不必依赖鲁棒的PCIe 6.0生态系统，就能正常工作。无论是用于端点还是复杂系统，PCIe 6.0设计可以插入使用任何版本PCIe标准（包括PCIe 1.0，2.5GT/s）的技术设备。如果设备无法支持新的PCIe 6.0 64GT/s数据速率，可以将链路协商为链路伙伴双方均支持的最高数据速率。

对于向后兼容性，需要注意的是，一旦链路协商为64GT/s FLIT模式，它就必须保持FLIT模式：例如，如果异常事件影响信号完整性，比如大型电机启动而导致电源出现毛刺，或者电路有额外的噪音，或者有人移动线缆，则系统可能需要回退到前几代PCIe的数据速率（例如32GT/s，甚至是16GT/s）。但即使这样的毛刺导致回退，系统仍将保持FLIT模式。在FLIT模式下支持前几代PCIe是一种前所未有的新状态。虽然这种复杂情形不一定会出现，但却不容忽视。为了应对这种可能性，必须使FLIT模式支持各种PCIe数据速率。

向后兼容是该规范的主要优点之"一。PCIe规范在行业中处于主导地位，为我们带来无处不在的连接，而PCIe 6.0已经成为整个PCIe生态系统的一部分。从PCIe 5.0迁移到PCIe 6.0时，我们不可能同时更改整个数据中心和其中的所有设备。PCIe支持回退选项，因此不需要同时升级整个环境。

基于PCIe 6.0的网络交换机设计

从网络交换机的设计开发中，不难了解在实际应用中实现PCIe 6.0的难度和复杂性。例如，为了在具有256个通道的设计中获得64GT/s和PAM-4信号完整性的优势，不仅需要完整的交换解决方案，还需要与系统以外的技术集成。开发者需要仔细考虑封装、电路板和所有集成的协同设计，并思考如何将这些组合成一个整体解决方案。其中涉及的任务包括：优化凹凸贴图，减少逃逸信号，以及在所有裸片边缘上优化芯片岸端等。除此之"外，开发者还必须尽可能降低芯片的封装成本。

要想设计支持PCIe 6.0的交换机，需要了解众多不同的视角，才能全方位确保系统正常工作。在交换机中实现PCIe 6.0需要具有多个链路和多个控制器的不同配置。因此，开发者所需的IP提供商应当在PCIe方面拥有丰富经验，并且已经研究过PCIe 6.0，包括与客户合作进行PCIe 6.0交换机设计。

要在交换机或任何其他应用中成功实现PCIe 6.0，开发者需要一个合适的合作伙伴来提供专业知识和完整解决方案，涵盖从IP到设计再到生产的端到端设计流程。可靠的设计合作伙伴可以帮助开发者降低风险，克服复杂性方面的挑战，从而更轻松地迈向成功。

笔颁滨别验证依旧很重要吗？

是的。PCIe 6.0引入的变更会影响所有层，从而增加了验证的复杂性。

物理层使用PAM4编码实现64GT/s的速度支持。PCIe 6.0推出了256B FLIT，它对于将协议包封装到FLIT中有着特定的规则，因此增加了设计复杂性。它还增加了FEC的复杂性，并且需要考虑现有的CRC机制。

出于向后兼容的原因，256B FLIT支持2.5/5/8/16/32 GT/s的速度。为此，需要在所有支持的速度下验证FLIT模式。

数据链路层添加了新的顿尝尝笔类型（即优化的更新功能和链路管理，用于交换链路信息，以及更改序列号/重放规则），因此需要深入验证序列号、贵尝滨罢重放命令握手和选择性/完全重放机制，以保证贵尝滨罢传输到链路伙伴。

随着贵尝滨罢的引入，还定义了新的罢尝笔框架规则，这也需要广泛的验证。

PCIe 6.0还引入了新的功耗状态L0p，它可以在不影响流量的情况下降低功耗。链路管理DLLP用于在链路伙伴之"间建立L0p握手，这增加了设计复杂性，也需要深入验证。

PCIe 6.0规范的颠覆性将带来新的验证挑战，不仅需要验证接口的向后兼容性、带宽和性能，还需要对依赖的NVMe、SSD和其他基于PCIe的存储技术进行验证。新思科技验证滨笔（VIP）和测试套件便是为了化解这方面的验证复杂性而设计，其中新思科技VIP用于对经验证的新思科技IP进行验证。

此外，在厂辞颁上运行系统级有效载荷需要更快的、基于硬件的流片前解决方案。新思科技事务处理器基于新思科技滨笔，可实现快速的验证硬件解决方案，包括新思科技窜别叠耻?硬件加速系统和用于验证用例的新思科技贬础笔厂?原型系统。

为什么完整的PCI Express 6.0解决方案很重要？

新思科技客户众多，可以通过庞大的知识库和专业知识来构建回归算法，让开发者从一开始就能进行芯片性能仿真。新思科技拥有各种不同客户配置方面的经验，可以实现复杂的控制器配置、由许多链路组成的各种通道组合等。新思科技的子系统团队还对许多不同的控制器和配置开展了不同的物理实现研究。

在合作过程中，新思科技不仅会为开发者提供PHY、控制器、IP、IDE安全模块和验证滨笔，还会提供以下方面的指导：如何连接，如何进行仿真，如何进行后端综合（包括必须是分层综合还是扁平综合），物理位置建议（间距要求和块的放置位置），时钟重建、平衡、路由、时序和收敛，以及时序关键路径等。新思科技支持众多广泛的功能，能够对固件和硬件进行调试，同时优化功耗、性能和面积（PPA）及延迟。而且，新思科技是率先提供经过验证的IDE模块的公司之"一，因此开发者可以在硬件中实现该模块，同时仍确保设计的安全性。

作为业界率先为下一代PCIe提供完整解决方案的公司之"一，新思科技在PCIe 6.0方面颇具优势。即使在新规范尚未最终确定，甚至IP也未最终确定的情况下，新思科技一直与客户密切合作，共同解决各种PCIe难题。新思科技与客户携手合作解决各种复杂的场景，帮助开发者率先成功推出芯片，并且在客户的首次全面流片中也起到了关键作用。以下为新思科技在PCI-SIG大会上展示的广泛的PCIe 6.0互操作性，包括两次端到端主机到设备系统演示。

新思科技与PCI-SIG联盟有着20年的合作关系，并在联盟委员会中占有一席之"地，同时对PCIe规范也有着深刻见解。虽然PCIe 6.0的设计没有通用的解决方案，但新思科技的一站式平台提供了先进的PCIe 6.0设计解决方案，不仅已经过审查、且稳定，可互操作，是目前市面上最为完整的解决方案之"一。