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针对112G SerDes PHY IP准确建模和集成的注意事项

Synopsys Editorial Staff

Sep 16, 2020 / 1 min read

介绍

加速器、智能处理单元 (IPU)、GPU 以及训练和推理 SoC 对计算能力和处理数据的需求的增长促进了客户对 112G SerDes PHY IP 解决方案的采用。 设计人员利用此类 IP核解决方案来实现 400G/800G 以太网链路,并达成高速Die-to-die 连接。 设计人员对此类SoC 有许多复杂的要求,但不容忽视的是怎么能够确保以太网链接的可靠性以及高效的集成。

如何通过准确的 IBIS-AMI 建模预测 SerDes 链接性能加上使用可感知布局的 112G SerDes PHY IP 去实现更高效的 SoC 集成是本文的重点。

准确的 IBIS-AMI 建模,保障链接性能

IBIS-AMI 建模和仿真框架,使系统和硬件工程师能够通过准确并高效地运行仿真来验证片外互连设计。 经过一段时间的尝试,,众多 EDA 供应商纷纷为其现有的仿真器组合提供附加组件,从而简化 IBIS-AMI 建模过程。 IBIS-AMI 测试平台提供了简单快速的方法,保证 SerDes 的互操作性和链路性能达到准确的测试的效果。

如今的 PAM-4 112G PHY 采用基于 ADC 的灵活 DSP 架构,取代了那些极度依赖工艺、电压、温度 (PVT) 且难以扩展的模拟架构。 这类架构上的转变对高速 SerDes 收发器的仿真和建模具有重大影响。

图 1 展示了在基于 DSP 的接收器架构中实现的一个典型的 112G 串行链路。 它由一个带有有限脉冲响应均衡 (FIR) 的发射器 (TX) 和一个色散信道组成。 信道输出发送至由模拟前端 (AFE)、ADC 和 DSP 模块所组成的接收器。DSP 模块包括前向反馈均衡器 (FFE)、判断反馈均衡器 (DFE)、时钟和速率恢复 (CDR) 和适配块 (ADAPT)。在该设计中,ADC之"后信号均衡的重要组成部分都在 DSP 内。

保障链接性能

在采用基于 ADC 的收发器之"前,DFE 限幅器输入端的眼图质量是判断链路性能的理想指标。 因此,标准 IBIS-AMI 仿真器需要用一个仿真连续时间模型来呈现 DSP 输出的波形,借以处理和评估接收器性能。

接收器 IBIS-AMI 模型会返回一个均衡的模拟信号(如在采样器/符号检测器的输入端所示),以此评估其仿真链路的整体性能。 IBIS-AMI 模型的边界经过扩展后,可容纳 ADC 模块 并在接收器 DSP 模块中实现的均衡方案。此方案将包含到最终符号检测器的完整信号均衡链,在该链路中,整个链路的性能指标至关紧要的。

通过在模型中整合连续时间仿真的 FFE 和 DFE(其中线性 FFE 通过连续的延迟块实现,而 DSP 系数通过 DAC 馈送到仿真的 FFE 和 DFE),现有 IBIS-AMI 模型可以仿真 DSP 均衡,并生成使用固有 IBIS-AMI 程序的眼图。 图 2 举例展示了后续仿真的 DSP 眼图。

准确的 IBIS-AMI 建模

封装设计注意事项

PHY Macro用作为SoC 传输进出数据的端口,需要集成大量的Macro来满足带宽需要。 这样,所有封装信号只能在外缘接出,因而将 PHY Macro放置在外缘较为可取,并可以尽可能提高每毫米的Die边缘的数据交换率。 高性能计算 SoC 中,如果将所有PHY Macro放置在die的一个边缘上,PHY Macro的数量就会接近极限。 为了实现更密集的集成,设计者就必须在die的所有边缘都放置多个Macro。 图 3 就显示了五个 SoC并带有两区块深度堆叠的 SerDes PHY。

封装设计注意事项

高级工艺节点需要对放置在 SoC 中的所有单元(晶体管)进行单向放置。 在 PHY IP 设计期间,需要仔细考虑如何同时进行北/南以及东/西 PHY 的放置,从而使 112G 高速 SerDes PHY 可以放置在 SoC 的各个边缘。

与传统的 NRZ 相比,PAM-4 信令对噪声、抖动、串扰和非线性等信道损伤更具有敏感性。 112G PHY中干扰容忍度及其抖动容忍度 (ITOL/JTOL)的极致 要求给信号路由能力上带来了许多挑战。 为了把将封装层的数量尽可能降低以减少封装成本的同时,封装设计人员不但要找到超过百个高速差分信号排布的方法,还得解决连接之"后出现的电源布线、电源bump连接以及电感环路等有关问题。 PHY IP Bump map在解决此问题中能起到至关重要的作用。

总结

新思科技可向设计人员提供可集成到其高性能计算的SoC 当中的硅验证 PAM-4 DesignWare? 56G/112G 以太网和 USR/XSR Die to Die PHY IP 解决方案, 并通过 IBIS-AMI 模型准确的评估不同信道的链路性能和信道裕量的方法。这样不但能够尽量减少的封装层数进行北/南和东/西的布局,还可以实现更密集的集成从而降低封装成本。

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