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SpyGlass Lint

ロジック设计者向けの早期デザイン解析

RTLデザイン中の非効率性は、通常、设计実装の後続の段階で重大な设计バグとして表面化します。これらのバグが検出された場合はイタレーションが実行され、検出されない場合は、シリコン?リスピンの原因になります。SpyGlass?製品ファミリーは、RTLデザイン段階で最も詳細な解析を行え、早期デザイン解析の业界標準となっています。SpyGlassは、RTL記述に関連した構造的および電気的問題に対応した包括的な機能セットを持ち、解析、デバッグおよび修正を含む統合ソリューションを提供します。

序论

チップの複雑性とサイズの増大に伴い、予測可能な设计収束は難しくなってきています。コーディング?スタイル、構造的および電気的な设计問題が多数の设计バグとして潜在し、设计のイタレーションや、最悪の場合はシリコン?リスピンの原因になります。その他のツールで设计バグを検出することは可能ですが、それはすでに多大の時間や工数が投資されたインプリメンテーション後期の段階であることが多くなります。また设计チームの地理的分散が進むに従って、デザイン?インテントの整合性は、チップ統合チームにとって重要な課題になります。设计の再利用やIP統合の重要性が増しているため、设计要素が統合され、正確性と整合性のガイドラインに适合することが必要とされます。

SpyGlass RTLサインオフ

机能と利点

  • 高度な静的/动的解析によりデザインの重要な问题を搁罢尝段阶で発见
  • 包括的な电気的ルール?チェックによりネットリストの整合性を保証
  • STARC、OpenMOREなどの设计再利用の規格チェックを内蔵しているため、设计全体を通して一貫したスタイルを強制できる
  • 公司の専门知识をキャプチャし、自动化するためのフレームワークをカスタマイズ
  • 违反レポート、回路図、搁罢尝ソース间のクロスプローブを容易にする统合デバッグ环境
  • 设计の専門知識および业界標準のベスト?プラクティスに関する包括的なナレッジ?ベース
  • Verilog、VHDL、V2K、SystemVerilog、および言語混在设计をサポート
  • 罢肠濒シェルによる効率的なルールの実行とデザイン?クエリー
  • 厂辞颁抽象フローによる性能の高速化とノイズの低减