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ESP
シンボリック?シミュレーションに基づくカスタム设计のフォーマル等価検証
ESPは、組み込みメモリ、カスタム?マクロ、スタンダードセル、I/Oセル?ライブラリなどのカスタム设计の全面的な機能検証に広く使用されるフォーマル等価検証ツールであり、
2つの设计記述が機能的に等価であることを確認します。対象となる设计記述は、Verilogのビヘイビア?モデル、RTL、UDP、ゲート、SPICEネットリスト?ビューです。
主な特长
- 高速かつ広范なカバレッジによりバグを迅速に発见し、品质を向上
- デバイスモデル?シミュレーションにより新しいデバイス?テクノロジをサポートし、生产性を向上
- 厂笔滨颁贰ネットリストを直接検証し、ゲートレベルの抽象化の必要性を排除