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介绍

在上一篇文章计算快速链路 (CXL) 标准介绍中，我们说明了 CXL 的基本原理和初始目标应用。本文重点介绍了该行业出现的一些 CXL 新兴应用，以及这些应用如何获得快速发展的 CXL 规范的支持。

考虑在本文发布时，CXL 联盟的成员数已增长到 120 多位，现在显然已成为新的高速互连/一致性标准联盟中最大的组织，而加速器缓存一致性互联 (Cache Coherent Interconnect for Accelerators, CCIX) 联盟的成员数流失了大约 50 位，Gen-Z 流失了大约 70 位，OpenCAPI 则流失了大约 38 位。这的确很令人震惊，因为 CXL 联盟大约是在 18 个月前才成立，而其他两个联盟则已成立将近四年。由此可见，CXL 在行业中越来越受欢迎，并瞄准许多令人兴奋的新兴应用。

图 1 显示的快照概括了从去年 3 月份首次公布 CXL 联盟和 1.0 规范至今，CXL 规范的发展情况。看图之"后，您就可以了解局势的迅速变化。

CXL 的新内存应用

转向使用 CXL 意味着一台主机可以连接多个存储设备，并允许主机作为内存空间的一部分连续访问内存。这在 CXL 1.1 中是不可能的，因为它仅允许建立单个主机到设备连接（无扇出）。使用新一代 CXL，连接到多个下游设备的内存可以跨多个主机共享，并且内存可以根据具体应用的需要在这些主机之"间拆分。

新涌现的存储器，通常是事务性内存，读写时间可能不确定且不对称。这使得它们不太适合与 DRAM 共享 DDR 总线。基本上来讲，只有同质的 DIMM 才能共享 DDR 总线，通常需要：

• 同代 DDR
• 相同的速度等级和时序，以保持总线效率
• 相同的器件几何形状，以支持跨所有通道交错
• 相同的功耗和热包络

这是当前采用同质 DIMM 方法执行内存扩展时面临的一个重大限制。CXL 提供了激动人心的内存扩展替代方案，它不依赖于 DDR 总线或添加更多 DIMM，从而能够得出真正的异构内存连接解决方案。如图 2 所示，未来的存储器装置可以使用 CXL 连接到片上系统 (SoC)，CXL 创建了标准且独立于媒体的连接，几乎能够连接任何内存类型（包括 DDR、LPDDR、持久内存等）。由于每个 CXL 链路都可以连接到特定内存的优化控制器，因此可以优化性能特征（如持久性、耐久性、带宽和延迟）并将其与每种特定内存类型相匹配。

由于配备多个 CPU 的 SoC 需要访问更多不同类型的内存，通过 CXL 链路可以升级使用传统 DDR 接口的附加内存，因而这种基于 CXL 的内存方法会是理想之"选。与添加 DDR 接口相比，使用 CXL 内存扩展除了支持包含各种内存类型之"外，还会减少使用的 Pin 数。每个方向 16GB/s 带宽的 CXL x4 接口只需要 16 Pin。如果基于 CXL 的内存模块外形支持 x8 CXL 链路，SoC 中的每个 CXL 链路仍然只需要 32 Pin，而每个方向的带宽将高达 32GB/s。

虽然图 2 右侧 SoC 上的 CXL 链路可以分别连接到单独的 CPU，但如果 SoC 设计包含嵌入式 CXL 交换机（利用新一代 CXL 交换功能），则各种主机 CPU 可以访问不同 CXL 链路上的多个内存设备，为 CXL 内存扩展方法打开更多可能性。

CXS：CXL 的新接口

尽管尚且没有与 CCIX 达成 MOU，但业界已有考虑合作的传闻，我会在下一部分基于 CXL 的 CCIX 中对此进行介绍。务必要了解 Arm 和新思科技最近启用的新应用侧接口¹。

CXL 的标准应用侧接口由三个独立的接口组成：CXL.io、CXL.cache 和 CXL.mem 三种 CXL 协议分别对应一个接口，如图 3a 所示。鉴于 ，现在可以考虑使用包含 CXS 接口的 CXL 控制器。

Arm 定义了一个称为 CXS 的新型流式接口，用于从 CCIX 控制器桥接到其相干网状网络 (CMN-600)，如图 3b 所示。DesignWare? CCIX IP 等 CCIX 控制器可实现 Arm 的 CXS 接口，从而可直接插入 Arm CMN-600。最近，Arm 与新思科技合作更新 CXS 接口定义，使 Arm 的新一代相干网状网络能够直接连接到具有 CXS 接口的新版 CXL 控制器中。为使此连接生效，CXL 链路层的一些功能被移出 CXL 控制器，并被 CMN 或其他应用中的逻辑接管。在它的位置上添加了一个 CXS 接口模块，用来代替 CXL.cache 和 CXL.mem 接口。结果如图 3c 所示，得到一个与 3b 中的 CCIX 控制器非常相似的设计。