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多 Die（晶粒）系统由多个专用功能晶粒（或小芯片）组成，这些晶粒组装在同一封装中，以创建完整的系统。多晶粒系统最近已经成为克服摩尔定律放缓的解决方案，生产保证较高良率，提供一种扩展封装后芯片功能的方法。
此外，多晶粒系统实现功能扩展满足不同细分市场的需求，意味着使产物 SKU (Stock Keeping Unit) 更为灵活，在同一产物中混合和匹配各种工艺节点来实现工艺的优化，从而缩短上市时间和降低风险。
为了实现更高的晶粒间走线密度并支持晶粒间更高的带宽流量，封装技术已发展为基于硅中介层（带 TSV过孔）或硅桥以及近期出现的再分配层 (RDL) 扇出和 HD 基板来创建新的先进封装。
多晶粒系统成功的关键在于能够确保系统在不同制造和组装阶段的可测试性，并确保在现场可靠运行。通过使用额外的组装步骤和更复杂的 bump（金属凹点）和封装技术，多晶粒系统需要测试和可靠性程序，这些程序相比于单片测试更为复杂。
裸晶粒和封装本身应进行预测试，以确保在封装之"前检测到所有缺陷的晶粒或封装。如果在封装后才检测到有缺陷的晶粒，则必须报废整个多晶粒系统，从而会付出高昂的成本代价。裸晶粒的测试过程称为已知良好晶粒 (KGD) 测试。
组装流程本身因所选的封装技术而异。例如，chip first 技术（晶粒优先放置, 并且互连构建在这些晶粒之"上）不允许 KGD（已知良好封装）测试，这可能导致如果互连有故障，则会报废良好晶粒。而 chip last 技术，互连是单独构建的，晶粒组装在其顶部，这可以在组装之"前对封装进行预测试，从而低良好晶粒被报废的可能性。
多晶粒系统可测试性解决方案分为几个方面：
- 测试晶粒内各个块的覆盖率
- 测试单个晶粒（裸晶粒）的覆盖率
- 测试组装后的系统（晶粒间覆盖率）
- 访问裸晶粒的测试网络
- 组装后对测试网络的分层访问
本技术公告描述了一种利用 UCIe IP 来确保多晶粒系统可靠性的全面可测性方案，并介绍其优势。
用于 UCIe 接口的 DFT
通过在 UCIe IP 中实施全面的可测试性功能，在裸晶粒测试阶段将有缺陷的晶粒排除在外，从而实现 UCIe 接口的高测试覆盖率的解决方案。部分功能包括：
1- 扫描链路覆盖所有综合后的数字电路
2- 专用模块特定自测试 (BIST) 功能
3- 环回内置自测试 (BIST) 功能，覆盖到 IO 引脚的完整信号链路
4- 可编程伪随机二元序列 (PRBS) 和用户定义的测试序列生成器和检查器
5- 错误注入以消除错误通过风险
此外在封装后，将覆盖范围扩展到晶粒间链路的功能，可以帮助实现高水平的测试覆盖范围，包括：
6- 远侧（晶粒间）BIST 环回功能
7- 晶粒间链路 BIST
8- 分析边缘的 2D 眼图边界
9- 各个通道的测试和维修功能
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UCIe 测试和维修
先进封装可实现高密度布线，在硅或 RDL interposer（中介层）上进行细间距，微凸焊点和高密度布线。在组装过程期间，一些微凸焊点的链路可能未良好建立且可能断掉。UCIe 能够在组装后测试和修复这些连接，从而挽回潜在的良率损失。
在生产测试和链路初始化期间执行 UCIe 测试和修复。在测试阶段，以低速检查每个链路是否存在缺陷。通过将数据重新路由到 UCIe 标准预定义的备用链路，来修复有缺陷的链路。
针对先进封装的 UCIe 配置包括每个方向最多 8 个备用引脚（TX 和 RX），以便修复所有功能链路，这其中包括：
1- 4 个备用引脚，用于数据引脚修复，每组 32 个数据引脚中有 2 个备用引脚
2- 1 个备用引脚，用于时钟和跟踪引脚修复
3- 3 个备用引脚，分别用于有效引脚、边带数据引脚和时钟数据引脚修复
当晶粒间链路上没有有效的流量时，就会执行测试和修复。修复完成并且链路初始化后，就会被认定链路质量良好，数据流可以正常通过。生成的 PHY 配置称为 PHY 修复签名，存储在链路两端的内部寄存器中。
由于老化或其他原因，在运行过程中微凸焊点特性的退化可能会影响链路性能。在协议级别上可以通过比特误码率 (BER) 的增加检测到，或者最坏的情况是通过数据丢失检测到。在这种情况下，该链路预计将中断，并执行新的测试和维修步骤。
然而，一些应用对晶粒间链路上的流量连续性有严格的要求 - 它们不能容忍在运行期间中断流量。对于这些情况，可测试性解决方案将信号完整性监控器 (SIM) 添加到每个 UCIe 接收器引脚。
图 1： 使用内置备用链路进行链路修复
信号完整性监控器
SIM 监控器是嵌入在接收端的小模块。在正常运行期间，它们不断感测接收端引脚处的信号，以识别可能会影响链路性能或表明链路不健康且可能会在不久断开的信号特性的变化。
将各个传感器收集的数据收集在接口外部的监控、测试和维修 (MTR) 控制器中，以供进一步处理。聚合来自多个 UCIe 链路的数据可以即时洞察多晶粒系统的运行状况，并实现链路的预测性维护。
如果通过此程序预测特定链路存在故障风险，则可以禁用该链路，并利用 UCIe PHY 修复机制将数据重新路由到其中一个备用链路，这样可以实现没有流量中断。
图 2： UCIe 链路的运行状况监控解决方案
加快唤醒时间
虽然大多数晶粒间接口用例的流量模式（例如在服务器拆分或扩展中）在运行期间被认为是稳定的，但在某些用例中却可能会表现出突发行为。在这种情况下，期望将接口带入低功耗模式以在没有流量的情况下节省电力。链路重新初始化可以通过避免测试和修复过程，并依赖在上一次 PHY 初始化期间创建的 UCIe PHY 修复签名来加速。
这一概念可以进一步扩展到晶粒完全断电的情况。在这种情况下，从 PHY 检索到修复签名并存储在片上永久存储器 (eFuse of flash) 上。该存储器可存储多个签名，涵盖不同的用例或条件，从而实现额外的用户灵活性。
使用 UCIe 加速晶粒测试
测试时间非常宝贵。通过分层划分测试策略以并行运行不同晶粒的测试，可以缩短测试时间。通过分层连接两个晶粒的测试基础设施，可以在多晶粒系统中跨多个晶粒扩展层次结构。这种方法允许从主晶粒中的单个 JTAG（或类似）测试接口访问多晶粒系统中的所有晶粒。
通常，测试时间的限制是将测试向量加载或读取到晶粒中的时间。JTAG 接口可能成为速度瓶颈。为了克服这一限制，设计人员可以使用现有的高速接口 [如 PCI Express (PCIe) 或 USB 等] 作为测试设备的接口。测试向量和命令针对该接口进行打包，并在生产测试阶段在晶粒上进行解包。
许多晶粒没有高速接口，但是在测试期间，UCIe 晶粒间接口可用于以很快的速度在晶粒间传输大型测试向量和命令。UCI 晶粒间接口可在整个多晶粒系统中扩展高速 DFT 访问，而不会增加引脚数量，这对 IO 和面积都有限制的晶粒非常重要。
总结
除了 UCIe 晶粒间接口外，支持所有这些测试和可靠性增强功能的共同点是可以连接所有内部模块的测试、修复和监控结构。测试、维修和监控结构跨越多晶粒系统中的各种晶粒，提供结构化的分层基础设施，实现以下重要功能：
- 管理多晶粒系统中各个晶粒的测试
- 优化测试计划以缩短测试时间
- 通过 UCIe 接口支持跨晶粒的高速测试访问
- 从 UCIe 接口中嵌入的运行状况监控接口收集信息，并实现进一步的系统级处理
- 管理非易失性存储器中 PHY 修复签名的存储
- 以及其它功能
Synopsys 提供全面且可扩展的多晶粒系统解决方案（包括 EDA 和 IP），以实现快速异构集成。为了实现安全可靠的晶粒间连接，Synopsys 提供完整的 UCIe 控制器、PHY 和验证 IP 解决方案。作为 Synopsys SLM 和测试系列的一部分，可提供完整的 UCIe 监控、测试和修复 (MTR) 解决方案以及 STAR 层阶系统 (SHS) 解决方案。MTR 解决方案包括用于测量 UCIe 通道信号质量的信号完整性监控器、用于自测试的 BIST 以及用于冗余通道分配的修复逻辑，而 SHS 解决方案则作为支持行业标准 IEEE 1687、IEEE 1149.1、IEEE 1838 接口的连接结构。该完整解决方案可在硅生命周期的所有阶段对 UCIe 进行高效且高性价比的运行状况监测，这对多晶粒系统的可靠运行至关重要
Synopsys IP 技术公告
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