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适用于多晶粒集成 (2.5D/3D) 的 Synopsys 3DIO 解决方案
作者：Synopsys IO 库首席产物营销经理 Lakshmi Jain 和首席技术产物经理 Wei-Yu Ma
加速系统功能的扩展
对于高性能计算、下一代服务器和 AI 加速器的需求正在迅速增长，因此越来越需要扩展工作负载并加快数据处理。这种日益增加的复杂性带来了两大挑战：可制造性和成本。从制造的角度来看，这些处理引擎正在接近光刻机可蚀刻光罩的最大尺寸；并且由于晶粒尺寸硕大而引起良率却相应地有所降低，导致每个晶粒的成本可能会大幅增加。
Gordon Moore 曾经说过：“用分别封装并相互连接的多个小功能系统构建大型系统可能更经济。” 在芯片设计中，为了满足性能提升的需求，行业逐渐从片上系统 (SoC) 转向封装系统 (SiP)，并且采用晶圆级封装。
图 1：多晶粒异构系统
异构 SoC 需要使用包含不同构建模块的组件化方法，在 IO 或内核级别进行 SoC 分割。这样的操作具有很多优势，包括支持采用尺寸超过光罩的 SoC，提高晶粒良率，以及实现设计模块化。然而，异构晶粒引入了新的挑战，诸如由于晶粒和封装之"间的紧密相互作用而增加的设计复杂性，从组装到制造过程的可测试性支持，以及由于晶粒邻近而需要热管理。3D 集成可实现不同工艺和材料制造的 IC 芯片的异构集成，从而实现具有高性能、低成本和紧凑尺寸要求的集成式、复杂型和多功能微系统。
封装的进步使多晶粒系统成为可能
需要处理大量数据的新兴半导体应用正在推动先进封装的进步。各种先进的并排或垂直封装技术已经出现，成为异构集成技术实现的一部分。2.5D 和 3D 封装是广受欢迎的知名解决方案，有其各自的独特优势和面临的独特挑战，成为半导体制造商和设计师的重要考虑选项。
在 2.5D 封装中，两个或多个芯片并排放置，并采用中介层将晶粒相连。中介层充当桥接器，连接各个晶粒并提供高速通信接口，使得在单个封装上组合不同功能时产生更大的灵活性。通过将晶粒堆叠在中介层上，2.5D 封装减少了封装的整体占用空间（与 2D 相比），因而成为更小和更薄设备的理想选择。中介层和桥接器提供大量高密度凸点和布线，有助于增加带宽。
在 3D IC 技术中，芯片连接是通过垂直堆叠实现的，从而增强了封装的整体性能和功能。这使得多层和各功能的小芯片集成成为可能 这种集成的一个关键趋势（特别是对于混合键合等 3D 封装技术而言）导致小芯片之"间的凸点间距急剧缩小，并由此减少了相应的互连距离和相关寄生参数。
可扩展性：互连
对更大带宽的需求以及制造工艺和封装技术的进步，推动了互联方案的重大变化，互联方案从传统的铜 uBUMP 转变为使用 40um 间距的最先进 uBUMP，这一间距范围甚至进一步扩展到了 10um（图 2）。
图 2：凸点间距范围扩展（来源：2023 年先进封装现状，Yole Intelligence，2023 年 6 月）
在 2.5D 场景中，芯片之"间的连接是通过中介层上的重布线层 (RDL) 实现的，芯片间距通常约为 100um。随着 3D 场景中芯片堆叠技术的进步，使用 uBUMP 进行芯片的垂直堆叠可以让两个芯片之"间直接连接，从而将间距减小到 40um 以下。这就大大缩小了基板的尺寸。而且在 3D 集成中，IO 传输信号无需再放置于芯片边缘。此外，通过在集成芯片（SoIC、3D）系统中使用混合键合技术，芯片之"间的垂直连接甚至更紧密。混合键合使用微小的铜对铜连接件 (<10um) 连接封装中的晶粒。混合键合的较小凸点间距可在同等面积的区域内留出数千个 IO 通道，从而进一步提高集成度和性能。即使在较低的工作频率下，这种进步也能显著提高数据带宽（与 2.5D 相比）。因此，鉴于这一技术进步，选择基于 Synopsys 3DIO（图 3）等简单数字 IO 的解决方案不仅提高了 IO 电路的可靠性，而且在面积效率方面也比串行 IO 表现出更好的效果。
图 3：3DIC 互连的格局（来源：3DIC 时代的互联，TSMC，IEEE，2022 年）
Synopsys 3DIO 解决方案提供灵活性、可扩展性和最佳性能
Synopsys 3DIO 平台（图 4）经过专门调整，可与多功能产物进行多晶粒异构集成，从而在 3D 堆叠上实现功率、性能和面积 (PPA) 的最佳平衡，满足新兴封装需求。此外，该平台可实现更快的时序收敛，这是晶粒间集成面临的关键挑战。
图 4：Synopsys 3DIO 平台，专用于支持 2.5D、3D 和 SoIC 封装
该产物包括以下功能：
- Synopsys 可合成 3DIO 包括与 Synopsys 标准单元库兼容的可合成 Tx/Rx 单元，以及用于优化 ESD 保护的可配置带电器件模型 (CDM)。随着 IO 通道数量的急剧增加，经过优化的 Synopsys 3DIO 解决方案利用自动布局布线 (APR) 环境将 IO 直接布局布线到凸点上。该解决方案支持使用微型凸点和混合凸点的 2.5D 和 3D 封装。Synopsys 3DIO 单元支持高数据速率，并提供功耗最低的解决方案，同时具有适合混合凸点区域的最优面积。
- Synopsys Source Synchronous 3DIO 扩展了可合成的 3DIO 单元解决方案，具有时钟转发功能，有助于降低误码率 (BER) 并简化晶粒间的时序收敛。SS3DIO 具有可扩展性，可定制尺寸以创建具有最佳 PPA 和 ESD 的宏单元。TX、RX 和时钟电路支持匹配的数据和时钟路径，数据在时钟边缘发出并在相应的时钟边缘捕获。
- Synopsys Source Synchronous 3DIO PHY 是一款具有内置冗余的 64 位强化 PHY 模块，通过优化实现了最高性能。具有 CLK 转发功能的 3DIO PHY 可减少 BER 并简化实现，同时优化电源/时钟/接地凸点的布局（图 5）。
图 5：Synopsys Synchronous 3DIO PHY 视图（来源：Synchronous 3DIO PHY 剖面图）
结语
随着封装技术的进步和互连密度的增加，给定晶粒区域的 IO 通道数显著增加。IO 通道长度的相应减少提高了性能，但随之"也需要更为精简的接口。Synopsys 3DIO 平台可为客户提供多种解决方案，以实现可调整的集成式多晶粒设计结构。3DIO 平台产物的最佳面积经过精心设计，处于凸点范围内，在实现和信号布线方面具有显著优势。在 3D 堆叠技术中，用于信号传输的源同步时钟设计可帮助客户实现更低的 BER 并简化时序收敛。Synopsys 3DIO 平台专为多晶粒集成量身打造，可通过 Synopsys 3DIC Compiler 加速，简化集成并在特定的工艺上提供优化的 PPA方案，从而使客户能够在更短的上市时间内设计出高效的芯片。
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