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シノプシス、ダブルパターンニング対応の20nm设计ソリューションの道を開く

IC CompilerのZrouteテクノロジとIC Validatorのフィジカル検証テクノロジが実現

2011年7月11日 カリフォルニア州マウンテンビュー発 - 半導体设计?製造ツールならびにIPの世界的リーダーであるシノプシス（91吃瓜网、Nasdaq上場コード:SNPS）は、业界をリードするフィジカル设计ソリューション IC Compilerの新しいツール構成としてIC Compiler Advanced Geometryを発表した。IC Compiler Advanced Geometryは、ダブルパターンニング?テクノロジ(DPT)に対応した设计テクノロジを提供する。DPTは、次世代シリコン?テクノロジである20nmプロセスでの重要な製造技術として注目されているが、フィジカル设计（配置配線）とその検証という工程には大きな设计制約をもたらすことになる。シノプシスは、20nmテクノロジ実用化に向けた设计?製造レースの渦中にある业界をリードする企業としてこの問題に取り組み、主要顧客企業やファウンドリ各社との協業を通じて、IC Compilerの设计機能が20nm対応ソリューションとして有効であることを実証した。シノプシス Galaxyデザイン?プラットフォームの基幹ツールであるIC Compilerは、チップの面積、性能、消費電力といった従来からの设计指標やツール実行時間に与える影響を最小限に抑えつつ、DPTに対応した最も効率的なフィジカル设计ソリューションを提供する。

半导体を製造するための现行のリソグラフィ手法は、20苍尘时代にあっては论理的な限界点に到达しており、この世界最小のシリコン构造を実现するのは困难となっている。この问题の解决には2つのアプローチが考えられる。1つは、最小のジオメトリ（配线间隔）よりもまばらなレイアウトでデザインを构成する手法であるが、これはシリコンのリソースを十分に活用しきれない问题を生じさせる。もう1つの方法は、二つのパターン构成でデザインを表现する手法で、それぞれのパターンはまばらなレイアウトであるが、それらを组み合わせることでシリコン?リソースをフルに活用した緻密なレイアウトを実现することができる。后者がダブルパターンニングと呼ばれるテクノロジであるが、このテクノロジは、チップの面积や性能に不适切な影响を及ぼすことなく2つのパターンに分解できるような2层构造の高精度なレイアウトを生成しなければならないという课题を配置配线工程に突きつける。

IC Compiler Advanced Geometryは、一般に（四色問題のような）色分け問題と言われる手法でダブルパターンニング化のための必要事項を系統立てて明確にする画期的な新技術を導入し、各種设计指標への悪影響を回避しつつ最終的に2つのパターンに正しく分解できるcorrect-by-constructionソリューションを提供する。このソリューションの鍵を握るのが、DPT対応のエンハンスメントが施されたIC Compilerの配置エンジンとZrouteテクノロジである。また、IC Validatorの“インデザイン”フィジカル検証機能もDPT対応にエンハンスされており、设计者はデザインを製造工程に渡す前の段階で、ダブルパターンに分解できるデザインとなっているかどうかを検証できる。

シノプシス インプリメンテーション?グループ ジェネラルマネージャー兼上級副社長 Antun Domicは、次のように述べている。「设计と製造の問題は複雑化を極め続けており、设计者はそれに応えて結果を出さなければならないというプレッシャーにさらされ続けています。我々にとっても、ファウンドリ各社や顧客企業各社と緊密に協力して、この問題に対する強力な设计ソリューションの最初の提供者となることは緊急のミッションでした。IC Compiler Advanced Geometryは、DPTに対応した业界初の配置配線ソリューションです。このソリューションによって、设计者の皆様は、新しい设计課題を効率的に解決できる最先端の设计ソリューションを携えて20nmの世界に進むことができるようになります」